JPH0439717A - タイミング発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はタイミング発生回路に関し、特にキャッシュ
メモリコントローフなどＭＰＵとデータのやり取りを行
うときはクロックによって同期して処理が行われ、ＭＰ
Ｕ以外とデータのやり取りを行うときはクロックとは非
同期で処理を行う場合においてもキャッシュメモリコン
トローラ内の処理はクロックにより同期化ができるタイ
ミング発生回路を提供するものである。

［従来の技術］ 第３図は従来の４相クロツクを用いて外部入力をサンプ
リングし、各クロックごとにデータを処理する回路のブ
ロック図である。第４図は第３図の各クロックごとのデ
ータの流れを示すタイミングチャートである。図におい
て、（１）は入力端子、（２）バー１のタイミングで入
力端子（１）に与えられたデータをサンプリングする第
１のトランスミッションゲート、（３）は第１のトラン
スミッションゲト（２）Ｋ伝えられたデータを処理する
第１の処理フロック、（４）はφ２のタイミングで第１
の処理ブロック（３）から出力されたデータをサンプリ
ングする第２のトランスミッションゲート、（５）ｕ第
２のトランスミッションゲート（４）に伝えられたデー
タを処理する第２の処理ブロック、（６）はφ３のタイ
ミングで第２の処理ブロック（５）から出力されたデー
タをサンプリングする第３のトランスミッションゲート
、（７）は第３のトランスミッションゲート（６）に伝
えられたデータを処理する第３の処理ブロック、（８）
はφ４のタイミングで第３の処理ブロック（７）の出力
されたデータを出力端子（９）に出力する出力回路であ
る。

次に動作の説明を第４図を用いて行う。但し、第４図で
−１は第３図の第１のトランスミッションゲート（２）
のゲートに与えられるクロック、−２は１３図の第２の
トランスミッションゲー）　（４）　＋７）　ケートに
与えられるクロック、φ３は第３図の第３のトランスミ
ッションゲート（６）のゲートに与えられるクロック、
φ４は第３図の出力回路（８）に与えられるクロック、
１は第３図の入力端子（１）の入力３は第３図の第１の
処理ブロック（３）の出力、５は第３図の第２の処理ブ
ロック（５）の出力、７は第３図の第３の処理ブロック
（７）の出力、９は出力端子（９）の出力を示す。

入力端子（１）に与えられたデータはクロック≠１がハ
イレベルの間、第１のトランスミッションゲート（２）
がアクティブになっているので、第１の処理ブロック（
３）はデータを取り込みデータの処理を行い、そして出
力する。次にクロック−２のハイレベルの間、第２のト
ランスミッションゲート（４）カアクティブになるので
、第２の処理ブロック（５）は第１の処理ブロック（３
）の出力を取り込み、データ処理を行う。そして次に、
クロック−３のハイレベルの間、第３のトランスミッシ
ョンケ−）（６）カアクティブになるので、第３の処理
ブロック（７）は第２の処理ブロック（５）の出力を取
り込み、データ処理を行う。そして最後にクロック≠４
のハイレベルの間、出力回路（８）は出力端子（９）に
第３の処理ブロック（７）の出力を出力する。

［発明が解決しようとする課題］ 従来の各クロックごとにデータを処理する処理ブロック
においては、クロック同期にデータを入力端子に与えな
いと正常に動作しない。例えば、φ３のタイミングデー
タを入力しても、入力端子のサンプリングを行う前に他
のブロックの処理が行われるので正常には動作しない。

このような同期、非同期が存在する例は、例えばキャッ
シュメモリコントローブなどＭＰＵとデータのやり取り
を行うときはクロックによって同期して処理が行われる
が、ＭＰＵ以外とデータのやり取りを行うとき（バスス
ヌープな、Ｊ：）はクロックとは非同期で処理を行わな
ければならないためクロック同期の場合の処理よね縮小
したもしくは別の回路を持ち別の処理を行う処理ブロッ
クが必要であるという問題点があった。

この発明は上記の様な問題点を解決するためになされた
もので、如何なるクロックのタイミングでデータが入力
端子に与えられても　クロックを補正して正常に各クロ
ックごとにデータを処理する回路を得る事を目的とする
。

〔課題を解決するだめの手段〕

この発明に係る各クロックごとにデータを処理する回路
に与えるクロックはヌタート信号が入力入力されたとき
に適切なりロックを各クロックごとに処理するブロック
に順序よく動作するようにクロックの順序を補正するタ
イミング発生回路を用いたものである。

〔作用１ この発明におけるタイミング発生回路は、各クロックご
とにデータを処理する回路をクロック非同期の入力釦対
しても正常に動作させる。

〔実施例］ 以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例である各クロックごとにデ
ータを処理する回路の回路図、第２図は第１図の各クロ
ックごとのデータの流れを示すタイミングチャートであ
る。

第２図において、φ１は４相クロツクの第１のクロック
、φ２は４相クロツクの第２のクロック、≠３は４相ク
ロツクの第３のクロック、−４は４相クロツクの第４の
クロック、２１は第３図の第１のトランスミッションゲ
ート（２）のゲートに与えられるクロック、２２は第３
図の第２のトランスミッションゲート（４）のゲートに
与えられるクロック、２３は第３図の第３のトランスミ
ッションゲ−）（６）のゲートに与えられるクロック、
２４は第３図の出力回路（８）に与えられるクロック、
２５はクロック同期式（レベルがローの時）か非同期式
（レベルがハイの時）かを決めるイネーブル信号２６は
イネーブル信号（２５）が出力（非同期式）の時のデー
タ処理を行うスタート信号である。

次に動作について説明する。

イネーブル信号（２５）が出力されていない（同期式）
時、クロック（２１）は≠１、クロック２２は一２クロ
ック２３は−３、クロック２４は−４を出力する。入力
端子（１）に与えられたデータはクロック（２１）がハ
イレベルの間、第１のトランスミッションゲート（２）
がアクティブになっているので、第１の処理ブロック（
３）はデータを取り込みデータの処理を行い、そして出
力する。次にクロック（２２）がハイレベルの間、第２
のトランスミッションゲ−Ｈ４）がアクティブになるの
で、第２の処理ブロック（５）は第１の処理ブロック（
３）の出力を取り込みデータ処理を行う。そして次に、
クロック２３がハイレベルの間、第３のトランスミッシ
ョンゲート６がアクティブになるので、第３の処理ブロ
ック（′７）は第２の処理ブロック（５）の出力を取り
込みデータ処理を行う。そして最後にクロック（２４）
がハイレベルの間、出力回路（８）は出力端子（９）に
第３の処理ブロック（７）の出力を出力する。

次にイネーブル信号（２５）が出力（非同期式）される
と、各クロック（２１）〜（２４）はスタート信号（２
６）が入力されるまで出力しない。第２図ではスタート
信号（２６）がクロック−２の出力されている間に入力
された場合を示し、この時点からクロック（２１）は−
３を、クロック（２２）は−４、クロック（２３）は−
１、クロック（２４）はφ２を出力する。

そして、入力端子（１）Ｋ与えられたデータはクロック
（２１）がハイレベルの間、第１のトランスミッション
ゲート（２）がアクティブになっているので、第１の処
理ブロック（３）はデータを取り込みデータの処理を行
い、そして出力する。次にクロック（２２）がハイレベ
ルノ間・第２のトランスミッションゲ−）（４）がアク
ティブになるので、第２の処理ブロック（５）は第１の
処理ブロック（３）の出力を取り込みデータ処理を行う
。そして次に、クロック（２３）がハイレベルの間、第
３のトランスミッションゲート（６）がアクティブにな
るので、第３の処理ブロック（７）は第２の処理ブロッ
ク（５）の出力を取り込み、データ処理を行う。そして
最後に、クロック（２４）がハイレベルの間、出力回路
（８）は出力端子（９）に第３の処理ブロック（７）の
出力を出力する。

この様に非同期にデータが入力されても通常の同期式回
路がそのまま使用でき、正常に動作する。

この様な非同期系で動作しなくてはならない回路にはク
ロック（２１）〜（２４）を、非同期系で動作する必要
のない回路はφ１〜４を使う。

次に、このようなりロックを補正する回路を第１図のタ
イミング発生回路で説明する。

図において、（２５）はクロック同期式（レベルがロー
の時）か非同期式（レベルがハイの時）かを決めるイネ
ーブル信号、（２６）はイネーブル信号（２５）が出力
（非同期式）の時のデータ処理を行うスタート信号、（
３１）は各クロックのタイミングでスタート信号（２６
）をサンプリングするラツｆ−（添え字はクロックのタ
イミングを示し、ａは−１、ｂＨ−２、Ｃは−３、ｄは
−４のタイミングでサンプリングすることを示す）、（
３２）はスタート信号（２６）がローレベルからハイレ
ベルになったエツジのタイミングのクロックを検出して
ラッチする検出回路（添え字はクロックのタイミングヲ
示シ、ａは−１、ｂは−２、Ｃは−３、ｄは−４のタイ
ミングでサンプリングすることを示す）、３３は検出回
路（３２）の出力結果によって４１〜４のクロックを選
択し、出力するクロック選択回路（添え字は前記イネー
ブル信号（２５）が入力されていないときのクロックの
タイミングを示し、ａは−１、ｂは−２、Ｃは−３、ｄ
は−４を出力とすることを示す）、（２１）はクロック
選択回路（３３ａ）の出力であるクロック、（２２）は
クロック選択回路（３３ｂ）の出力であるクロック、（
２３）はクロック選択回路（３３ｃ　）の出力であるク
ロック、（２４）はクロック選択回路（３３ｄ）の出力
であるクロックである。

次に、動作について説明する。

第３図でイネーブル信号（２５）が入力されたとき、タ
イミング発生回路はクロック補正動作モードになるので
、そのタイミング以降について説明すも初めラッチ（３
１）はすべてローレベルを出カシている。−１のタイミ
ングではスタート信号（２６・が入力されていないので
、ラッチ（３１ａ）はローレベルを出力する。−２のタ
イミングでヌター）信号（２６）が入力されるので、ラ
ッチ（３１ｂ）はハイレベルヲ出力する。このことによ
り、スタート信号（２６）がローからハイレベルに変わ
ったので、−３のタイミングで検出回路（３２ｃ　）が
アクティブにな抄、クロック選択回路（３３）の３番目
のトランスミッションゲートを選択する。つまり、クロ
ック選択回路（３３ａ　）ではφ３を選択し、クロック
選択回路（３３ｂ）では−４を選択し、クロック選択回
路（３３ｃ）では−１を選択し、クロック選択回路（３
３ｄ）では−２を選択する。

この様にクロック（２１）は−３、クロック（２２）は
−４、クロック（２３）は−１、クロック（２４）は−
２を出力する。

〔発明の効果１ 以上のようにこの発明によれば、各クロックごとにデー
タを処理する回路をクロック非同期の入力対してもクロ
ックを補正して各クロックごとにデータを処理するので
正常に動作させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるタイミング発生回路の
回路図、第２図は第１図の回路を動作させたタイミング
図、第３図は従来およびこの発明共通のクロック毎にデ
ータを処理するタイミング発生回路のブロック図、第４
図は従来の方法で第３図の回路を動作させたタイミング
図である。 １は入力端子、２は第１のトランスミッションゲート、
３は第１の処理ブロック、４は第２のトランスミッショ
ンゲート、５は第２の処理ブロック、６は第３のトラン
スミッションゲート、７は第３の処理ブロック、８は出
カ回絡、９は出力端子、２１はクロック、２２はクロッ
ク、？３はクロック、２４はクロック、２５はイネーブ
ル信号２６はスタート信号、３１はラッチ、３２は検出
回路、３３はクロック選択回路を示す、なお、図中、同
一符号は同一、または相当部分を示す。 第１図

Claims (1)

【特許請求の範囲】
1. ｎ種類（ｎ≧２）のクロックと、前記ｎ種類のクロック
   の内１種類のクロックである第１のクロックのタイミン
   グで動作する第１の回路と、前記ｎ種類のクロックの内
   １種類のクロックである第２のクロックのタイミングで
   動作する第２の回路と、前記第１の回路と第２の回路の
   動作の始動を規定するスタート信号を備えた回路におい
   て、前記スタート信号が入力された時のタイミングで前
   記ｎ種類のクロックの内１つのクロックを第１のクロッ
   クとして供給し、前記第１のクロックと異なる前記ｎ種
   類のクロックの内１つを第２のクロックとして供給する
   事を特徴とするタイミング発生回路。