JPS5989053A - 同期・誤り検出装置 - Google Patents
同期・誤り検出装置Info
- Publication number
- JPS5989053A JPS5989053A JP57198461A JP19846182A JPS5989053A JP S5989053 A JPS5989053 A JP S5989053A JP 57198461 A JP57198461 A JP 57198461A JP 19846182 A JP19846182 A JP 19846182A JP S5989053 A JPS5989053 A JP S5989053A
- Authority
- JP
- Japan
- Prior art keywords
- error
- synchronization
- circuit
- processor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ伝送用受信端末での同期制御および誤シ
制御を実施するうえで、特にフレーム同期方式および固
定長の信号データを有するデータ伝送上での同期フレー
ムの検出およびその誤シチェック、また信号データの誤
シテエックを実施するうえでその機能およびコストが良
好な同期＋１誤り検出装置に関するものである。
制御を実施するうえで、特にフレーム同期方式および固
定長の信号データを有するデータ伝送上での同期フレー
ムの検出およびその誤シチェック、また信号データの誤
シテエックを実施するうえでその機能およびコストが良
好な同期＋１誤り検出装置に関するものである。
従来の同期制御および誤シ制御はハードウェア構成によ
シ同期フレームの検出を行ない、いったん同期フレーム
内の同期パターンが検出されると後続する同期情報ビッ
トの誤シチェックはソフトウェア的処理によるプロセッ
サが分担するような構成がとられていた。また同期確立
後の信号データの誤シチェックも上記プロセッサによシ
行なわれておシ、これらは複雑な演算を要し処理スピー
ドおよびプロセッサの処理（演算）容量の点で欠点があ
った。
シ同期フレームの検出を行ない、いったん同期フレーム
内の同期パターンが検出されると後続する同期情報ビッ
トの誤シチェックはソフトウェア的処理によるプロセッ
サが分担するような構成がとられていた。また同期確立
後の信号データの誤シチェックも上記プロセッサによシ
行なわれておシ、これらは複雑な演算を要し処理スピー
ドおよびプロセッサの処理（演算）容量の点で欠点があ
った。
本発明はこれらの問題を改良するため、同期フレームの
検出およびその誤シチェック、また信号データの誤りチ
ェックもすべてハードウェアで行ないその結果全フラグ
の形で同期フレームおよび信号データに付加しプロセッ
サに送出する。プロセッサではこれらのフラグを参照す
るだけで同期状態および誤シの有無が判別できるため更
に上位の信号シーケンスレベルの検定が容易に行える。
検出およびその誤シチェック、また信号データの誤りチ
ェックもすべてハードウェアで行ないその結果全フラグ
の形で同期フレームおよび信号データに付加しプロセッ
サに送出する。プロセッサではこれらのフラグを参照す
るだけで同期状態および誤シの有無が判別できるため更
に上位の信号シーケンスレベルの検定が容易に行える。
このように本発明は本来通信業務にとって本質的でない
同期、誤シ検出処理の高速化および経済化を目的とする
ものである。
同期、誤シ検出処理の高速化および経済化を目的とする
ものである。
つまシ、本発明においては、同期検出回路はプロセッサ
からの検出指令によシ同期パターンの検出を行ない更に
誤り検出回路にょシ同期パターンから後続する同期情報
ビットまでの誤りチェックを行なう、同期検出後の信号
データは誤シ検出回路によシ常時チェックされる。これ
らの検出およびチェック結果は各々元のデータに付加し
プロセッサに通知される。したがってプロセッサではこ
れらの付加ビット情報よシ同期確立および誤シの有無を
判定する事ができるため信号データ間のシーケンスチェ
ックおよびブロックチェック等の上位レベルの検証処理
に時間さくことができる。
からの検出指令によシ同期パターンの検出を行ない更に
誤り検出回路にょシ同期パターンから後続する同期情報
ビットまでの誤りチェックを行なう、同期検出後の信号
データは誤シ検出回路によシ常時チェックされる。これ
らの検出およびチェック結果は各々元のデータに付加し
プロセッサに通知される。したがってプロセッサではこ
れらの付加ビット情報よシ同期確立および誤シの有無を
判定する事ができるため信号データ間のシーケンスチェ
ックおよびブロックチェック等の上位レベルの検証処理
に時間さくことができる。
次に本発明の実施例について第１図と第２図を参照して
説明する。この同期・誤力検出処理は、第１図に示すよ
うに外部よシ同期フレームおよび信号データ勿入力する
ための入力端子７と、シリアル／パラレル（、Ｓ／Ｐ）
変換回路１．同期バタ号シーケンスおよび誤シ回数検定
部６−１．同期要求部６−２．データ読取制御部６−３
．同期フレームおよび信号データビットと同期した外部
タイミングの入力端子８を含む。
説明する。この同期・誤力検出処理は、第１図に示すよ
うに外部よシ同期フレームおよび信号データ勿入力する
ための入力端子７と、シリアル／パラレル（、Ｓ／Ｐ）
変換回路１．同期バタ号シーケンスおよび誤シ回数検定
部６−１．同期要求部６−２．データ読取制御部６−３
．同期フレームおよび信号データビットと同期した外部
タイミングの入力端子８を含む。
外部よシ転送されてくる同期フレームあるいは信号デー
タは、入力端子７が受け、またこれらとビット同期した
タイミング信号を、入力端子８によシ受ける。同期フレ
ームあるいは信号データは信号ビット列としてｉ４１検
出回路３へ送られると同時に、８７Ｐ変換回路１でＳ／
Ｐ変侠され、常時データ送出回路５および同期検出回路
２へ送出されている。
タは、入力端子７が受け、またこれらとビット同期した
タイミング信号を、入力端子８によシ受ける。同期フレ
ームあるいは信号データは信号ビット列としてｉ４１検
出回路３へ送られると同時に、８７Ｐ変換回路１でＳ／
Ｐ変侠され、常時データ送出回路５および同期検出回路
２へ送出されている。
データ読取制御部６−３からタイミング発生回路４ヘデ
ータ要求を行なうことによシ、データ送出回路５まで来
ている信号ビット列は、固定長さに区切られ、信号シー
ケンスおよび誤シ回数検定部６−１へ送出される。この
時固定長信号ビットにフレーム同期、誤力検出処理の各
状態を示すビットを付加する。続いて同期要求部６−２
よシフレーム同期要求が出ると、これを同期パターン検
出回路２で受け、信号ビット列の中より定まった同期パ
ターンをサーチする。パターン検出と共に誤シ検出回路
３を起動して、該当するビットフレームに誤シがないか
確認する。このビットフレーム誤シ確認とは、同期パタ
ーン検出直後に開始し、その同期パターンを含な同期フ
レーム長ぶんのビット列について、定まった誤シ検出処
理を施すものである。誤力検出処理におけるビット操作
その他に必要なタイミングは、入力端子８がらの信号を
基に、タイミング発生回路４から供給する。
ータ要求を行なうことによシ、データ送出回路５まで来
ている信号ビット列は、固定長さに区切られ、信号シー
ケンスおよび誤シ回数検定部６−１へ送出される。この
時固定長信号ビットにフレーム同期、誤力検出処理の各
状態を示すビットを付加する。続いて同期要求部６−２
よシフレーム同期要求が出ると、これを同期パターン検
出回路２で受け、信号ビット列の中より定まった同期パ
ターンをサーチする。パターン検出と共に誤シ検出回路
３を起動して、該当するビットフレームに誤シがないか
確認する。このビットフレーム誤シ確認とは、同期パタ
ーン検出直後に開始し、その同期パターンを含な同期フ
レーム長ぶんのビット列について、定まった誤シ検出処
理を施すものである。誤力検出処理におけるビット操作
その他に必要なタイミングは、入力端子８がらの信号を
基に、タイミング発生回路４から供給する。
ビットフレームに誤シがないことが確認された場合に、
初めてフレーム同期取り完了となハ誤シ検出回路３から
タイミング発生回路４に対して、同期フレーム以降の信
号データを受信するため、ビット区切カウンタを初期設
定する様通知する。
初めてフレーム同期取り完了となハ誤シ検出回路３から
タイミング発生回路４に対して、同期フレーム以降の信
号データを受信するため、ビット区切カウンタを初期設
定する様通知する。
同時にデータ送出回路５内に準備されているその時点で
の固足長ビットフレーム、すなわち同期フレームに付加
して、同期完了およびＵＤなしを示すビットをセットす
る。そしてこれをプロセッサ６の信号シーケンスおよび
誤シ回数検定部６−１へ送出する。
の固足長ビットフレーム、すなわち同期フレームに付加
して、同期完了およびＵＤなしを示すビットをセットす
る。そしてこれをプロセッサ６の信号シーケンスおよび
誤シ回数検定部６−１へ送出する。
同期確立後の信号データは、タイミング発生回路４から
のタイミングにょシ常時誤シ検出回路３によってチェッ
クされ、正常／異常の７ラグビツトをデータ送出回路５
に送って信号シーケンスおよび誤シ回数検出部６−１へ
の信号データの一部とする。検定部６−１では付加され
たフラグを参照し誤シ信号データの回数チェックまた信
号データの内容よ多信号シーケンス異常をチェックする
。
のタイミングにょシ常時誤シ検出回路３によってチェッ
クされ、正常／異常の７ラグビツトをデータ送出回路５
に送って信号シーケンスおよび誤シ回数検出部６−１へ
の信号データの一部とする。検定部６−１では付加され
たフラグを参照し誤シ信号データの回数チェックまた信
号データの内容よ多信号シーケンス異常をチェックする
。
以上の各部信号間の関係は第２図にタイミングテヤード
として示されている。
として示されている。
これらの動作が示すようにハード構成である誤シ検出回
路３で信号単位レベルの誤りチェックを行なうことによ
り、プロセッサ６内における処理能力を上げ、ひいては
処理スピード、演算量を減らす効果が期待できる。
路３で信号単位レベルの誤りチェックを行なうことによ
り、プロセッサ６内における処理能力を上げ、ひいては
処理スピード、演算量を減らす効果が期待できる。
本発明は以上説明したように、ハードウェアとして同期
フレームの検出回路と同期フレームおよび信号データの
誤シ検出回路またそれらの検出回路の結果を通知する付
加回路持ち、信号シーケンスレベルの検定機能、誤シ回
数検定機能訃よび付加機能をプロセッサ内で処理させる
ことによシ、少量のハードウェアによってプロセッサ側
の負担を少なくし処理速度、演算量の点で効率的な同期
。
フレームの検出回路と同期フレームおよび信号データの
誤シ検出回路またそれらの検出回路の結果を通知する付
加回路持ち、信号シーケンスレベルの検定機能、誤シ回
数検定機能訃よび付加機能をプロセッサ内で処理させる
ことによシ、少量のハードウェアによってプロセッサ側
の負担を少なくし処理速度、演算量の点で効率的な同期
。
誤シ検出が行なえる効果がある。
第１図と第２図は本発明装置の一実施例の構成図とその
各部信号のタイミング１ヤードを示す図である。 １・・・・・・シリアル／パラレル変換回路、２・・・
・・・同期パターン検出回路、３・・・・・・誤シ検出
回路、４・・・・・・タイミング発生回路、５・・・・
・・データ送出回路、６・・・・・・プロセッサ、６−
１・・・・・・信号シーケンスおよび誤シ回数検定部、
６−２・・・・・・同期要求部、６−３・・・・・・デ
ータ読取制御部、９・・・・・・同期フレームおよび信
号データ入力端子、１０・・・・・・外部タイミング入
力端子。 代理人 弁理士 内 原 晋
各部信号のタイミング１ヤードを示す図である。 １・・・・・・シリアル／パラレル変換回路、２・・・
・・・同期パターン検出回路、３・・・・・・誤シ検出
回路、４・・・・・・タイミング発生回路、５・・・・
・・データ送出回路、６・・・・・・プロセッサ、６−
１・・・・・・信号シーケンスおよび誤シ回数検定部、
６−２・・・・・・同期要求部、６−３・・・・・・デ
ータ読取制御部、９・・・・・・同期フレームおよび信
号データ入力端子、１０・・・・・・外部タイミング入
力端子。 代理人 弁理士 内 原 晋
Claims (1)
- 同期フレームおよび信号データを入力とし、この入力を
並列変換して出力するＳ／Ｐ変換回路と、この８７Ｐ変
換回路の出力から同期・くターンをサーチし、パターン
検出する同期検出回路と、得られた同期パターンを受け
、該当する同期フレームにｔ４＋）がないときに同期完
了フラグビットを送出するとともに前記信号データに誤
シがないか否かを確認し正常／異常フラグビットを送出
する誤シ検出回路と、前記Ｓ／Ｐ変換回路の出力に前記
フラグビットを付加して出力するデータ送出回路と、こ
のデータ送出回路の出力を受け、前記フラグを参照して
誤シ信号データの回数チェック、信号データの内容よシ
信号シーケンス異常をチェックするプロセッサとを備え
て成ることを特徴とする向期拳誤シ検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198461A JPS5989053A (ja) | 1982-11-12 | 1982-11-12 | 同期・誤り検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198461A JPS5989053A (ja) | 1982-11-12 | 1982-11-12 | 同期・誤り検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5989053A true JPS5989053A (ja) | 1984-05-23 |
| JPH0584095B2 JPH0584095B2 (ja) | 1993-11-30 |
Family
ID=16391486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198461A Granted JPS5989053A (ja) | 1982-11-12 | 1982-11-12 | 同期・誤り検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5989053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158349A (ja) * | 1984-08-30 | 1986-03-25 | Nec Corp | フレ−ム同期回路 |
-
1982
- 1982-11-12 JP JP57198461A patent/JPS5989053A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158349A (ja) * | 1984-08-30 | 1986-03-25 | Nec Corp | フレ−ム同期回路 |
| JPH0576815B2 (ja) * | 1984-08-30 | 1993-10-25 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0584095B2 (ja) | 1993-11-30 |
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