JPS6158349A - フレ−ム同期回路 - Google Patents
フレ−ム同期回路Info
- Publication number
- JPS6158349A JPS6158349A JP59180951A JP18095184A JPS6158349A JP S6158349 A JPS6158349 A JP S6158349A JP 59180951 A JP59180951 A JP 59180951A JP 18095184 A JP18095184 A JP 18095184A JP S6158349 A JPS6158349 A JP S6158349A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- circuit
- frame synchronization
- signals
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はフレーム同期回路に関し、特に高速ディジタル
信号をＮ列に変換しフレーム同期をとるフレーム同期回
路に関する。
信号をＮ列に変換しフレーム同期をとるフレーム同期回
路に関する。
（従来の技術）
従来、この穏のフレーム回路は、第１図に示すように、
入力ディジタル信号をＮ（Ｎは２以上の整数）列の信号
に変換する直並列変換回路１０と、並列にしたときに生
じるＮ種類の同期パターン内１ｓ類のみを検出する同期
パターン検出回路１１と、この同期パターン検出回路１
１の出力信号を入力とする同期判定回路１２と、この同
期判定回路出力がある一定時間同期状態であるという判
定をしなかった時にパルスを出力する保護回路１３とか
ら成る。
入力ディジタル信号をＮ（Ｎは２以上の整数）列の信号
に変換する直並列変換回路１０と、並列にしたときに生
じるＮ種類の同期パターン内１ｓ類のみを検出する同期
パターン検出回路１１と、この同期パターン検出回路１
１の出力信号を入力とする同期判定回路１２と、この同
期判定回路出力がある一定時間同期状態であるという判
定をしなかった時にパルスを出力する保護回路１３とか
ら成る。
（発明が解決しようとする問題点）
このような従来のフレーム同期回路では直並列変換回路
１０にはＮｉ類の不確定性が６Ｄ、Ｎ種類の並列信号出
力に対して本来Ｎ種類の同期パターンが存在する。この
従来列ではその内の一種類の同期パターンしか検出して
いないので、前述の不確定性の内で同期パターン検出回
路１１が想定していないＮ−１種類の並列信号に対して
は、そのままでは永久に同期パターンを探し出すことは
できない。従って、ある保護時間を設けて同期と判定す
るまでの時間が一定の値よシ長いときには保護回路１３
からパルスを出し直並列変換回路１０の状態を変更する
こととなる。従って、フレーム同期を確立するまでの最
大時間Ｔは次式で表わされる時間を要する。
１０にはＮｉ類の不確定性が６Ｄ、Ｎ種類の並列信号出
力に対して本来Ｎ種類の同期パターンが存在する。この
従来列ではその内の一種類の同期パターンしか検出して
いないので、前述の不確定性の内で同期パターン検出回
路１１が想定していないＮ−１種類の並列信号に対して
は、そのままでは永久に同期パターンを探し出すことは
できない。従って、ある保護時間を設けて同期と判定す
るまでの時間が一定の値よシ長いときには保護回路１３
からパルスを出し直並列変換回路１０の状態を変更する
こととなる。従って、フレーム同期を確立するまでの最
大時間Ｔは次式で表わされる時間を要する。
Ｔ ＝ Ｔｏ ＋ （Ｎ ｌ ） Ｘ Ｔ１ここで％
ＴＯは最大同期引込時間の期待値であシ、Ｔ１は保護回
路１３の保護時間であり、一般ＫＴ。
ＴＯは最大同期引込時間の期待値であシ、Ｔ１は保護回
路１３の保護時間であり、一般ＫＴ。
の分散を考慮してＴ、よシ大きな値に設定されている。
従って、この従来列では同期引込を確立するまでに保護
時間を必要とし、保護回路も必要とする欠点を有してい
た。
時間を必要とし、保護回路も必要とする欠点を有してい
た。
本発明の目的は、上記欠点を除去し、保護時間を無くシ
、フレーム同期確立に要する時間を短くし、保護回路を
必要としないフレーム同期回路を提供することにある。
、フレーム同期確立に要する時間を短くし、保護回路を
必要としないフレーム同期回路を提供することにある。
（問題点を解決するための手段）
本発明のフレーム同期回路は、入力デジタル信号１Ｎ（
Ｎは２以上の整数）列の信号に変換する変換器と、前記
変換器の出力に対して各々個別のＮ種類の７レ一ム同期
パターンを検出しＮ個の同期パターン一致信号を出力す
るフレーム同期パターン検出回路と、前記Ｎ個の同期パ
ターン一致信号の論理和をとる論理和ゲートと、該論理
和ゲートの出力信号を入力とするフレーム同期判定回路
とを含んで構成される。
Ｎは２以上の整数）列の信号に変換する変換器と、前記
変換器の出力に対して各々個別のＮ種類の７レ一ム同期
パターンを検出しＮ個の同期パターン一致信号を出力す
るフレーム同期パターン検出回路と、前記Ｎ個の同期パ
ターン一致信号の論理和をとる論理和ゲートと、該論理
和ゲートの出力信号を入力とするフレーム同期判定回路
とを含んで構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例のブロック図である。
この実施例は、入力端子２１から入力される入力信号を
Ｎ（Ｎは２以上の整数）列の信号に変換する直並列変換
回路１０と、−この直並列変換回路１０の出力に対して
各々個別のＮａ１ｕの同期パターンを検出しその各々に
対してＮヶの同期パターン一致信号を出力する同期パタ
ーン検出回路１１と、この同期パターン一致信号の論理
和をとる論理和ゲート１４と、この論理和ゲート１４の
出力信号を入力しフレーム同期判定信号を出力端子２２
に出力するフレーム同期判定回路１２とを含んで構成さ
れる。
Ｎ（Ｎは２以上の整数）列の信号に変換する直並列変換
回路１０と、−この直並列変換回路１０の出力に対して
各々個別のＮａ１ｕの同期パターンを検出しその各々に
対してＮヶの同期パターン一致信号を出力する同期パタ
ーン検出回路１１と、この同期パターン一致信号の論理
和をとる論理和ゲート１４と、この論理和ゲート１４の
出力信号を入力しフレーム同期判定信号を出力端子２２
に出力するフレーム同期判定回路１２とを含んで構成さ
れる。
本実施例において直並列変換回路１０にＮ個の不確定性
が存在することは、従来例と同一であるが、本実施例に
おけるフレーム同期パターン検出回路１１ではＮａＩ類
の同期パターンのすべてに対して同期パターン一致信号
を出力しておシ、その論理和をとることによシ、そのＮ
種類の同期パターンのいずれに対しても同期検出パルス
を同期判定回路１２に入力することができる。従って、
直並列変換回路１０の不確定性に関係なくフレーム同期
を確立することができる。
が存在することは、従来例と同一であるが、本実施例に
おけるフレーム同期パターン検出回路１１ではＮａＩ類
の同期パターンのすべてに対して同期パターン一致信号
を出力しておシ、その論理和をとることによシ、そのＮ
種類の同期パターンのいずれに対しても同期検出パルス
を同期判定回路１２に入力することができる。従って、
直並列変換回路１０の不確定性に関係なくフレーム同期
を確立することができる。
本実施例のフレーム同期引込時間Ｘは次式で表わされる
。
。
Ｘ ＝ Ｎ Ｘ Ｔ。
ここでＮは前述の並列信号の列数であシ、Ｔｏは前述の
最大７レ一ム同期引込時間の期待値である。
最大７レ一ム同期引込時間の期待値である。
この様に表わされる理由は、本実施例がＮ種の同期パタ
ーンに対して同期パターン一致パルスを発生する為に、
同期引込過程で誤ってフレーム同期パターンを発見した
ものとして時間の損失を生じるためである。
ーンに対して同期パターン一致パルスを発生する為に、
同期引込過程で誤ってフレーム同期パターンを発見した
ものとして時間の損失を生じるためである。
この実施例と従来列の最大同期引込時間を比較すると（
Ｔ１ Ｔｏ）Ｘ（Ｎ １）だけ実施例の方が短くなっ
ている。
Ｔ１ Ｔｏ）Ｘ（Ｎ １）だけ実施例の方が短くなっ
ている。
尚、本実施例における同期パターン検出回路１１はリー
ドオンリーメモリーなどを用いることにより簡単に構成
することができる。
ドオンリーメモリーなどを用いることにより簡単に構成
することができる。
（発明の効果）
本発明は、以上説明したように、直並列変換回路の後に
すべての同期パターンに対して一致パルスを出力する回
路とＮ個の一致パルスの論理和をとるゲートを用いるこ
とにより、フレーム同期引込時間が短く保護回路を必要
とせず構成を簡略化する効果がある。
すべての同期パターンに対して一致パルスを出力する回
路とＮ個の一致パルスの論理和をとるゲートを用いるこ
とにより、フレーム同期引込時間が短く保護回路を必要
とせず構成を簡略化する効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図は従来
のフレーム同期回路の一例のブロック図である。 ｌＯ・・直並列変換回路、１１・・・同期パターン検出
回路、１２・同期判定回路、１３・・・保護回路、１４
・・・論理和ゲート、２１・・・入力端子、２２・・・
出力端子。 泉 ｌ 茹 −Ｘ＝２ 図
のフレーム同期回路の一例のブロック図である。 ｌＯ・・直並列変換回路、１１・・・同期パターン検出
回路、１２・同期判定回路、１３・・・保護回路、１４
・・・論理和ゲート、２１・・・入力端子、２２・・・
出力端子。 泉 ｌ 茹 −Ｘ＝２ 図
Claims (1)
- 入力デジタル信号をＮ（Ｎは２以上の整数）列の信号に
変換する変換器と、前記変換器の出力に対して各々個別
のＮ種類のフレーム同期パターンを検出しＮ個の同期パ
ターン一致信号を出力するフレーム同期パターン検出回
路と、前記Ｎ個の同期パターン一致信号の論理和をとる
論理和ゲートと、該論理和ゲートの出力信号を入力とす
るフレーム同期判定回路とを含むことを特徴とするフレ
ーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180951A JPS6158349A (ja) | 1984-08-30 | 1984-08-30 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180951A JPS6158349A (ja) | 1984-08-30 | 1984-08-30 | フレ−ム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158349A true JPS6158349A (ja) | 1986-03-25 |
| JPH0576815B2 JPH0576815B2 (ja) | 1993-10-25 |
Family
ID=16092125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59180951A Granted JPS6158349A (ja) | 1984-08-30 | 1984-08-30 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107247A (ja) * | 1986-06-18 | 1988-05-12 | Fujitsu Ltd | フレ−ム同期回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357909A (en) * | 1976-11-05 | 1978-05-25 | Omron Tateisi Electronics Co | Signal transmission system |
| JPS53122353A (en) * | 1977-04-01 | 1978-10-25 | Nec Corp | Drawing in system for frame synchronism |
| JPS5989053A (ja) * | 1982-11-12 | 1984-05-23 | Kokusai Denshin Denwa Co Ltd <Kdd> | 同期・誤り検出装置 |
-
1984
- 1984-08-30 JP JP59180951A patent/JPS6158349A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357909A (en) * | 1976-11-05 | 1978-05-25 | Omron Tateisi Electronics Co | Signal transmission system |
| JPS53122353A (en) * | 1977-04-01 | 1978-10-25 | Nec Corp | Drawing in system for frame synchronism |
| JPS5989053A (ja) * | 1982-11-12 | 1984-05-23 | Kokusai Denshin Denwa Co Ltd <Kdd> | 同期・誤り検出装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63107247A (ja) * | 1986-06-18 | 1988-05-12 | Fujitsu Ltd | フレ−ム同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576815B2 (ja) | 1993-10-25 |
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