JPS6177438A - バツフア回路の動作監視方式 - Google Patents
バツフア回路の動作監視方式Info
- Publication number
- JPS6177438A JPS6177438A JP19779684A JP19779684A JPS6177438A JP S6177438 A JPS6177438 A JP S6177438A JP 19779684 A JP19779684 A JP 19779684A JP 19779684 A JP19779684 A JP 19779684A JP S6177438 A JPS6177438 A JP S6177438A
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- JP
- Japan
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- circuit
- signal
- frame
- counting
- digital signal
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- Granted
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ディノタル通信の分野で用いられるビット遅
延回路、フレーム整合回路等、ビット内及びビット単位
のタイミングを制御するバッファ回路の動作監視方式に
関する。
延回路、フレーム整合回路等、ビット内及びビット単位
のタイミングを制御するバッファ回路の動作監視方式に
関する。
従来、用いられているこの種の監視方式は、第２図に示
すように、ビット遅延回路の監視を行う場合を例に挙げ
て説明すると、フレーム同期回路１０１は入力ディジタ
ル信号ａをうけてフレーム同期を取シ、フレーム・ぐル
スｂを出力する。ビット遅延回路１０２は、入力ディジ
タル信号ａ、フレーム・ぞルスｂおよび監視信号Ｃをう
けて、それぞれ一定量だけピント単位で遅らせ、それぞ
れディジタル信号ｄ、フレーム・やルスｅおよび監視信
号ｆとして出力する。監視信号発生回路１０３は。
すように、ビット遅延回路の監視を行う場合を例に挙げ
て説明すると、フレーム同期回路１０１は入力ディジタ
ル信号ａをうけてフレーム同期を取シ、フレーム・ぐル
スｂを出力する。ビット遅延回路１０２は、入力ディジ
タル信号ａ、フレーム・ぞルスｂおよび監視信号Ｃをう
けて、それぞれ一定量だけピント単位で遅らせ、それぞ
れディジタル信号ｄ、フレーム・やルスｅおよび監視信
号ｆとして出力する。監視信号発生回路１０３は。
フレーム・ぐルスｂをうけ、これを基準信号とじて監視
信号Ｃを出力する。誤シ検出回路１０４は。
信号Ｃを出力する。誤シ検出回路１０４は。
フレーム・ぐルスｅをうけ、これを基準信号として監視
信号ｆの誤シを検出し、誤り情報ｇを出力する。このよ
うに構成された回路では、フレーム・ぐルスｂによりフ
レーム同期の取れた入力ディジタル信号ａとともに、監
視信号Ｃがビット遅延回路１０２に与えられ、ビット遅
延回路１０２の出力監視信号ｆに対して誤シを検出する
ことによって。
信号ｆの誤シを検出し、誤り情報ｇを出力する。このよ
うに構成された回路では、フレーム・ぐルスｂによりフ
レーム同期の取れた入力ディジタル信号ａとともに、監
視信号Ｃがビット遅延回路１０２に与えられ、ビット遅
延回路１０２の出力監視信号ｆに対して誤シを検出する
ことによって。
ビット遅延回路１０２の監視が行なわれる。しかし、こ
のような従来の方法では、ビット遅延回路１０２の動作
の監視は監視信号Ｃを並列に入出力することにより行な
っている為に、ビット遅延回路１０２内において入力デ
ィジタル信号ａにエラーが生じても、監視信号Ｃにエラ
ーが生じない限）誤りが検出できないという欠点があっ
た。
のような従来の方法では、ビット遅延回路１０２の動作
の監視は監視信号Ｃを並列に入出力することにより行な
っている為に、ビット遅延回路１０２内において入力デ
ィジタル信号ａにエラーが生じても、監視信号Ｃにエラ
ーが生じない限）誤りが検出できないという欠点があっ
た。
本発明の目的は、上記従来の欠点を除去し、ビット遅延
回路、フレーム整合回路環、ビット内およびビット単位
のタイミングを制御するバッファ回路に適用して、主信
号のエラーの有無を簡単。
回路、フレーム整合回路環、ビット内およびビット単位
のタイミングを制御するバッファ回路に適用して、主信
号のエラーの有無を簡単。
かつ確実にモニタすることのできるバッファ回路の動作
監視方式を提供することにある。
監視方式を提供することにある。
本発明によるバッファ回路の動作監視方式は。
入力ディジタル信号のフレーム同期をとるフレーム同期
回路と、前記入力ディジタル信号のｌ′、又は“０”の
数をＮフレーム単位（Ｎ：自然数）ごとに計数する第１
の計数回路と、該第１の計数回路の計数結果を前記人力
ディジタル信号内のフレーム［Ｑ信号のタイムスロット
に時分割多重化する時分割多重化回路と、該時分割多重
化回路の出力信号を入力してタイミングの制御を行う動
作監視に計数する第２の計数回路と、該第２の計数回路
の計数結果と前記バッファ回路の出力信号に時分割多重
化されている前記第１の計数回路の計数結果とを比較す
る比較回路とを有することを特徴とする。
回路と、前記入力ディジタル信号のｌ′、又は“０”の
数をＮフレーム単位（Ｎ：自然数）ごとに計数する第１
の計数回路と、該第１の計数回路の計数結果を前記人力
ディジタル信号内のフレーム［Ｑ信号のタイムスロット
に時分割多重化する時分割多重化回路と、該時分割多重
化回路の出力信号を入力してタイミングの制御を行う動
作監視に計数する第２の計数回路と、該第２の計数回路
の計数結果と前記バッファ回路の出力信号に時分割多重
化されている前記第１の計数回路の計数結果とを比較す
る比較回路とを有することを特徴とする。
以下金白
〔発明の実施例〕
次に１本発明による動作監視方式建ついて実施例を挙げ
１図面と参照して説明する。
１図面と参照して説明する。
第１図は１本発明による実施例の構成を示すブロック図
である。なお、この例は、ビット遅延回路を監視する場
合に適用される。図において、フレーム同期回路１は入
力ディジタル信号ａをうけてフレーム同期を取り、フレ
ームパルスｂを出力する。第１の計数回路２はフレーム
・ぐルスｂを基準信号とし、入力ディジタル信号ａの”
１″、または“０＃の数をＮフレーム単位ごとに計数し
、その第１の計数結果Ｃを出力する。時分割多重化回路
３はフレームパルスｂ内のタイムクロッ１１フｃ第１の
計数結果Ｃを時分割多重化し、多重化信号ｄを出力する
。ビット遅延回路４は多重化信号ｄとフレームパルスｂ
とをうけ、これ等を一定量だけビット単位で遅させ、そ
れぞれディジタル信号ｅおよびフレームパルス５として
出力する。第２の計数回路５は遅延されたフレーム・ぐ
ルスｆを基準信号とし、同じく遅延されたディジタル信
号ｅの１１１″。
である。なお、この例は、ビット遅延回路を監視する場
合に適用される。図において、フレーム同期回路１は入
力ディジタル信号ａをうけてフレーム同期を取り、フレ
ームパルスｂを出力する。第１の計数回路２はフレーム
・ぐルスｂを基準信号とし、入力ディジタル信号ａの”
１″、または“０＃の数をＮフレーム単位ごとに計数し
、その第１の計数結果Ｃを出力する。時分割多重化回路
３はフレームパルスｂ内のタイムクロッ１１フｃ第１の
計数結果Ｃを時分割多重化し、多重化信号ｄを出力する
。ビット遅延回路４は多重化信号ｄとフレームパルスｂ
とをうけ、これ等を一定量だけビット単位で遅させ、そ
れぞれディジタル信号ｅおよびフレームパルス５として
出力する。第２の計数回路５は遅延されたフレーム・ぐ
ルスｆを基準信号とし、同じく遅延されたディジタル信
号ｅの１１１″。
または“０”の数をＮフレーム単位ごとに数計し。
その結果をｇとして出力する。比較回路６は上記第２の
計数回路５の計数結果ｇとディジタル信号ｅ内のフレー
ム同期信号のタイムスロットに多重化されている第１の
計数結果とを比較し、誤シ情報りを出力する。
計数回路５の計数結果ｇとディジタル信号ｅ内のフレー
ム同期信号のタイムスロットに多重化されている第１の
計数結果とを比較し、誤シ情報りを出力する。
このように構成された回路の動作について説明すると、
まず、フレーム同期回路工によって同期のとられた入力
ディジタル信号ａは、計数回路２で１’ 、 ｔたは”
０ ”の数をＮフレーム単位ごとに計数され、計数結
果Ｃが得られる。この計数結果Ｃは１時分割多重化回路
３において、すでにフレーム同期回路１でフレーム同期
をとるために使われたフレーム同期信号のタイムスロッ
トに多重化される。遅延回路４では、多重化された信号
ｄを一定量だけビット単位で遅らせることによシ、デ、
ｆノタル信号Ｃが得られる。このディジタル信号ｅの“
１ ｎ、またはＯｎの数は計数回路５によってＮフレー
ム１４位ごとに計数されるから、その出力ｇとディジタ
ル信号ｅのフレーム同期信号のタイムスロノ）Ｋ時分割
されている第１の計数結果とを比較回路６で比較するこ
とにより、ビット遅延回路４の動作の監視ができる。す
なわち、比較回路６の両入力に不一致が検出されると、
第１の計数結果と第２の計数、結果とが一致していない
ことになシ、遅延回路４にエラーの生じたことを意味す
る。
まず、フレーム同期回路工によって同期のとられた入力
ディジタル信号ａは、計数回路２で１’ 、 ｔたは”
０ ”の数をＮフレーム単位ごとに計数され、計数結
果Ｃが得られる。この計数結果Ｃは１時分割多重化回路
３において、すでにフレーム同期回路１でフレーム同期
をとるために使われたフレーム同期信号のタイムスロッ
トに多重化される。遅延回路４では、多重化された信号
ｄを一定量だけビット単位で遅らせることによシ、デ、
ｆノタル信号Ｃが得られる。このディジタル信号ｅの“
１ ｎ、またはＯｎの数は計数回路５によってＮフレー
ム１４位ごとに計数されるから、その出力ｇとディジタ
ル信号ｅのフレーム同期信号のタイムスロノ）Ｋ時分割
されている第１の計数結果とを比較回路６で比較するこ
とにより、ビット遅延回路４の動作の監視ができる。す
なわち、比較回路６の両入力に不一致が検出されると、
第１の計数結果と第２の計数、結果とが一致していない
ことになシ、遅延回路４にエラーの生じたことを意味す
る。
なお、上記の実施例においては、バッファ回路としてビ
ット遅延回路の例を挙げて説明したが。
ット遅延回路の例を挙げて説明したが。
これに限定されることなく、他の位相変動吸収回路、フ
レーム整合回路等の監視に適用できることは、ビット遅
延回路の場合の説明によシ明らかである。
レーム整合回路等の監視に適用できることは、ビット遅
延回路の場合の説明によシ明らかである。
以上の説明により明らかなように１本発明によれば、フ
レーム同期のとれた入力ディノタル信号の１″、または
”０”の数をＮフレーム単位ごとに計数し、この計数結
果を入力ディノタル信号内のフレーム同期信号のタイム
スロットに時分割多重化することによって、入力ディノ
タル信号の供給をうける装置圀対してタイミングを合わ
せるために介在するバッファ回路（ビット遅延回路、フ
レーム整合回路等）の動作を簡単、かつ解実に監視する
ことができ、信頼性の向上に対して得られる効果は大き
い。
レーム同期のとれた入力ディノタル信号の１″、または
”０”の数をＮフレーム単位ごとに計数し、この計数結
果を入力ディノタル信号内のフレーム同期信号のタイム
スロットに時分割多重化することによって、入力ディノ
タル信号の供給をうける装置圀対してタイミングを合わ
せるために介在するバッファ回路（ビット遅延回路、フ
レーム整合回路等）の動作を簡単、かつ解実に監視する
ことができ、信頼性の向上に対して得られる効果は大き
い。
第１図は本発明による実施例の構成を示すグロンク図、
第２図は従来の動作監視方式の構成例を示すブロック図
である。 図において、１はフレーム同期回路、２，５は計数回路
、３は時分割多重回路、４は遅延回路。 ６は比較回路である。
第２図は従来の動作監視方式の構成例を示すブロック図
である。 図において、１はフレーム同期回路、２，５は計数回路
、３は時分割多重回路、４は遅延回路。 ６は比較回路である。
Claims (1)
- １、入力ディジタル信号のフレーム同期をとるフレーム
同期回路と、前記入力ディジタル信号の“１”、又は“
０”の数をＮフレーム単位（Ｎ：自然数）ごとに計数す
る第１の計数回路と、該第１の計数回路の計数結果を前
記入力ディジタル信号内のフレーム同期信号のタイムス
ロットに時分割多重化する時分割多重化回路と、該時分
割多重化回路の出力信号を入力してタイミングの制御を
行う動作監視の対象となるバッファ回路と、該バッファ
回路の出力信号の“１”、又は“０”の数をＮフレーム
単位毎に計数する第２の計数回路と、該第２の計数回路
の計数結果と前記バッファ回路の出力信号に時分割多重
化されている前記第１の計数回路の計数結果とを比較す
る比較回路とを有することを特徴とするバッファ回路の
動作監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19779684A JPS6177438A (ja) | 1984-09-22 | 1984-09-22 | バツフア回路の動作監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19779684A JPS6177438A (ja) | 1984-09-22 | 1984-09-22 | バツフア回路の動作監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6177438A true JPS6177438A (ja) | 1986-04-21 |
| JPH0520012B2 JPH0520012B2 (ja) | 1993-03-18 |
Family
ID=16380491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19779684A Granted JPS6177438A (ja) | 1984-09-22 | 1984-09-22 | バツフア回路の動作監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177438A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929929A (ja) * | 1972-07-20 | 1974-03-16 | ||
| JPS598200A (ja) * | 1982-07-02 | 1984-01-17 | Mitsubishi Electric Corp | メモリビツトエラ−監視装置 |
-
1984
- 1984-09-22 JP JP19779684A patent/JPS6177438A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929929A (ja) * | 1972-07-20 | 1974-03-16 | ||
| JPS598200A (ja) * | 1982-07-02 | 1984-01-17 | Mitsubishi Electric Corp | メモリビツトエラ−監視装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520012B2 (ja) | 1993-03-18 |
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