JPS6177438A - バツフア回路の動作監視方式 - Google Patents
バツフア回路の動作監視方式Info
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- JPS6177438A JPS6177438A JP19779684A JP19779684A JPS6177438A JP S6177438 A JPS6177438 A JP S6177438A JP 19779684 A JP19779684 A JP 19779684A JP 19779684 A JP19779684 A JP 19779684A JP S6177438 A JPS6177438 A JP S6177438A
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- JP
- Japan
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- circuit
- signal
- frame
- counting
- digital signal
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- Granted
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ディノタル通信の分野で用いられるビット遅
延回路、フレーム整合回路等、ビット内及びビット単位
のタイミングを制御するバッファ回路の動作監視方式に
関する。
延回路、フレーム整合回路等、ビット内及びビット単位
のタイミングを制御するバッファ回路の動作監視方式に
関する。
従来、用いられているこの種の監視方式は、第2図に示
すように、ビット遅延回路の監視を行う場合を例に挙げ
て説明すると、フレーム同期回路101は入力ディジタ
ル信号aをうけてフレーム同期を取シ、フレーム・ぐル
スbを出力する。ビット遅延回路102は、入力ディジ
タル信号a、フレーム・ぞルスbおよび監視信号Cをう
けて、それぞれ一定量だけピント単位で遅らせ、それぞ
れディジタル信号d、フレーム・やルスeおよび監視信
号fとして出力する。監視信号発生回路103は。
すように、ビット遅延回路の監視を行う場合を例に挙げ
て説明すると、フレーム同期回路101は入力ディジタ
ル信号aをうけてフレーム同期を取シ、フレーム・ぐル
スbを出力する。ビット遅延回路102は、入力ディジ
タル信号a、フレーム・ぞルスbおよび監視信号Cをう
けて、それぞれ一定量だけピント単位で遅らせ、それぞ
れディジタル信号d、フレーム・やルスeおよび監視信
号fとして出力する。監視信号発生回路103は。
フレーム・ぐルスbをうけ、これを基準信号とじて監視
信号Cを出力する。誤シ検出回路104は。
信号Cを出力する。誤シ検出回路104は。
フレーム・ぐルスeをうけ、これを基準信号として監視
信号fの誤シを検出し、誤り情報gを出力する。このよ
うに構成された回路では、フレーム・ぐルスbによりフ
レーム同期の取れた入力ディジタル信号aとともに、監
視信号Cがビット遅延回路102に与えられ、ビット遅
延回路102の出力監視信号fに対して誤シを検出する
ことによって。
信号fの誤シを検出し、誤り情報gを出力する。このよ
うに構成された回路では、フレーム・ぐルスbによりフ
レーム同期の取れた入力ディジタル信号aとともに、監
視信号Cがビット遅延回路102に与えられ、ビット遅
延回路102の出力監視信号fに対して誤シを検出する
ことによって。
ビット遅延回路102の監視が行なわれる。しかし、こ
のような従来の方法では、ビット遅延回路102の動作
の監視は監視信号Cを並列に入出力することにより行な
っている為に、ビット遅延回路102内において入力デ
ィジタル信号aにエラーが生じても、監視信号Cにエラ
ーが生じない限)誤りが検出できないという欠点があっ
た。
のような従来の方法では、ビット遅延回路102の動作
の監視は監視信号Cを並列に入出力することにより行な
っている為に、ビット遅延回路102内において入力デ
ィジタル信号aにエラーが生じても、監視信号Cにエラ
ーが生じない限)誤りが検出できないという欠点があっ
た。
本発明の目的は、上記従来の欠点を除去し、ビット遅延
回路、フレーム整合回路環、ビット内およびビット単位
のタイミングを制御するバッファ回路に適用して、主信
号のエラーの有無を簡単。
回路、フレーム整合回路環、ビット内およびビット単位
のタイミングを制御するバッファ回路に適用して、主信
号のエラーの有無を簡単。
かつ確実にモニタすることのできるバッファ回路の動作
監視方式を提供することにある。
監視方式を提供することにある。
本発明によるバッファ回路の動作監視方式は。
入力ディジタル信号のフレーム同期をとるフレーム同期
回路と、前記入力ディジタル信号のl′、又は“0”の
数をNフレーム単位(N:自然数)ごとに計数する第1
の計数回路と、該第1の計数回路の計数結果を前記人力
ディジタル信号内のフレーム[Q信号のタイムスロット
に時分割多重化する時分割多重化回路と、該時分割多重
化回路の出力信号を入力してタイミングの制御を行う動
作監視に計数する第2の計数回路と、該第2の計数回路
の計数結果と前記バッファ回路の出力信号に時分割多重
化されている前記第1の計数回路の計数結果とを比較す
る比較回路とを有することを特徴とする。
回路と、前記入力ディジタル信号のl′、又は“0”の
数をNフレーム単位(N:自然数)ごとに計数する第1
の計数回路と、該第1の計数回路の計数結果を前記人力
ディジタル信号内のフレーム[Q信号のタイムスロット
に時分割多重化する時分割多重化回路と、該時分割多重
化回路の出力信号を入力してタイミングの制御を行う動
作監視に計数する第2の計数回路と、該第2の計数回路
の計数結果と前記バッファ回路の出力信号に時分割多重
化されている前記第1の計数回路の計数結果とを比較す
る比較回路とを有することを特徴とする。
以下金白
〔発明の実施例〕
次に1本発明による動作監視方式建ついて実施例を挙げ
1図面と参照して説明する。
1図面と参照して説明する。
第1図は1本発明による実施例の構成を示すブロック図
である。なお、この例は、ビット遅延回路を監視する場
合に適用される。図において、フレーム同期回路1は入
力ディジタル信号aをうけてフレーム同期を取り、フレ
ームパルスbを出力する。第1の計数回路2はフレーム
・ぐルスbを基準信号とし、入力ディジタル信号aの”
1″、または“0#の数をNフレーム単位ごとに計数し
、その第1の計数結果Cを出力する。時分割多重化回路
3はフレームパルスb内のタイムクロッ11フc第1の
計数結果Cを時分割多重化し、多重化信号dを出力する
。ビット遅延回路4は多重化信号dとフレームパルスb
とをうけ、これ等を一定量だけビット単位で遅させ、そ
れぞれディジタル信号eおよびフレームパルス5として
出力する。第2の計数回路5は遅延されたフレーム・ぐ
ルスfを基準信号とし、同じく遅延されたディジタル信
号eの111″。
である。なお、この例は、ビット遅延回路を監視する場
合に適用される。図において、フレーム同期回路1は入
力ディジタル信号aをうけてフレーム同期を取り、フレ
ームパルスbを出力する。第1の計数回路2はフレーム
・ぐルスbを基準信号とし、入力ディジタル信号aの”
1″、または“0#の数をNフレーム単位ごとに計数し
、その第1の計数結果Cを出力する。時分割多重化回路
3はフレームパルスb内のタイムクロッ11フc第1の
計数結果Cを時分割多重化し、多重化信号dを出力する
。ビット遅延回路4は多重化信号dとフレームパルスb
とをうけ、これ等を一定量だけビット単位で遅させ、そ
れぞれディジタル信号eおよびフレームパルス5として
出力する。第2の計数回路5は遅延されたフレーム・ぐ
ルスfを基準信号とし、同じく遅延されたディジタル信
号eの111″。
または“0”の数をNフレーム単位ごとに数計し。
その結果をgとして出力する。比較回路6は上記第2の
計数回路5の計数結果gとディジタル信号e内のフレー
ム同期信号のタイムスロットに多重化されている第1の
計数結果とを比較し、誤シ情報りを出力する。
計数回路5の計数結果gとディジタル信号e内のフレー
ム同期信号のタイムスロットに多重化されている第1の
計数結果とを比較し、誤シ情報りを出力する。
このように構成された回路の動作について説明すると、
まず、フレーム同期回路工によって同期のとられた入力
ディジタル信号aは、計数回路2で1’ 、 tたは”
0 ”の数をNフレーム単位ごとに計数され、計数結
果Cが得られる。この計数結果Cは1時分割多重化回路
3において、すでにフレーム同期回路1でフレーム同期
をとるために使われたフレーム同期信号のタイムスロッ
トに多重化される。遅延回路4では、多重化された信号
dを一定量だけビット単位で遅らせることによシ、デ、
fノタル信号Cが得られる。このディジタル信号eの“
1 n、またはOnの数は計数回路5によってNフレー
ム14位ごとに計数されるから、その出力gとディジタ
ル信号eのフレーム同期信号のタイムスロノ)K時分割
されている第1の計数結果とを比較回路6で比較するこ
とにより、ビット遅延回路4の動作の監視ができる。す
なわち、比較回路6の両入力に不一致が検出されると、
第1の計数結果と第2の計数、結果とが一致していない
ことになシ、遅延回路4にエラーの生じたことを意味す
る。
まず、フレーム同期回路工によって同期のとられた入力
ディジタル信号aは、計数回路2で1’ 、 tたは”
0 ”の数をNフレーム単位ごとに計数され、計数結
果Cが得られる。この計数結果Cは1時分割多重化回路
3において、すでにフレーム同期回路1でフレーム同期
をとるために使われたフレーム同期信号のタイムスロッ
トに多重化される。遅延回路4では、多重化された信号
dを一定量だけビット単位で遅らせることによシ、デ、
fノタル信号Cが得られる。このディジタル信号eの“
1 n、またはOnの数は計数回路5によってNフレー
ム14位ごとに計数されるから、その出力gとディジタ
ル信号eのフレーム同期信号のタイムスロノ)K時分割
されている第1の計数結果とを比較回路6で比較するこ
とにより、ビット遅延回路4の動作の監視ができる。す
なわち、比較回路6の両入力に不一致が検出されると、
第1の計数結果と第2の計数、結果とが一致していない
ことになシ、遅延回路4にエラーの生じたことを意味す
る。
なお、上記の実施例においては、バッファ回路としてビ
ット遅延回路の例を挙げて説明したが。
ット遅延回路の例を挙げて説明したが。
これに限定されることなく、他の位相変動吸収回路、フ
レーム整合回路等の監視に適用できることは、ビット遅
延回路の場合の説明によシ明らかである。
レーム整合回路等の監視に適用できることは、ビット遅
延回路の場合の説明によシ明らかである。
以上の説明により明らかなように1本発明によれば、フ
レーム同期のとれた入力ディノタル信号の1″、または
”0”の数をNフレーム単位ごとに計数し、この計数結
果を入力ディノタル信号内のフレーム同期信号のタイム
スロットに時分割多重化することによって、入力ディノ
タル信号の供給をうける装置圀対してタイミングを合わ
せるために介在するバッファ回路(ビット遅延回路、フ
レーム整合回路等)の動作を簡単、かつ解実に監視する
ことができ、信頼性の向上に対して得られる効果は大き
い。
レーム同期のとれた入力ディノタル信号の1″、または
”0”の数をNフレーム単位ごとに計数し、この計数結
果を入力ディノタル信号内のフレーム同期信号のタイム
スロットに時分割多重化することによって、入力ディノ
タル信号の供給をうける装置圀対してタイミングを合わ
せるために介在するバッファ回路(ビット遅延回路、フ
レーム整合回路等)の動作を簡単、かつ解実に監視する
ことができ、信頼性の向上に対して得られる効果は大き
い。
第1図は本発明による実施例の構成を示すグロンク図、
第2図は従来の動作監視方式の構成例を示すブロック図
である。 図において、1はフレーム同期回路、2,5は計数回路
、3は時分割多重回路、4は遅延回路。 6は比較回路である。
第2図は従来の動作監視方式の構成例を示すブロック図
である。 図において、1はフレーム同期回路、2,5は計数回路
、3は時分割多重回路、4は遅延回路。 6は比較回路である。
Claims (1)
- 1、入力ディジタル信号のフレーム同期をとるフレーム
同期回路と、前記入力ディジタル信号の“1”、又は“
0”の数をNフレーム単位(N:自然数)ごとに計数す
る第1の計数回路と、該第1の計数回路の計数結果を前
記入力ディジタル信号内のフレーム同期信号のタイムス
ロットに時分割多重化する時分割多重化回路と、該時分
割多重化回路の出力信号を入力してタイミングの制御を
行う動作監視の対象となるバッファ回路と、該バッファ
回路の出力信号の“1”、又は“0”の数をNフレーム
単位毎に計数する第2の計数回路と、該第2の計数回路
の計数結果と前記バッファ回路の出力信号に時分割多重
化されている前記第1の計数回路の計数結果とを比較す
る比較回路とを有することを特徴とするバッファ回路の
動作監視方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19779684A JPS6177438A (ja) | 1984-09-22 | 1984-09-22 | バツフア回路の動作監視方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19779684A JPS6177438A (ja) | 1984-09-22 | 1984-09-22 | バツフア回路の動作監視方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6177438A true JPS6177438A (ja) | 1986-04-21 |
JPH0520012B2 JPH0520012B2 (ja) | 1993-03-18 |
Family
ID=16380491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19779684A Granted JPS6177438A (ja) | 1984-09-22 | 1984-09-22 | バツフア回路の動作監視方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6177438A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4929929A (ja) * | 1972-07-20 | 1974-03-16 | ||
JPS598200A (ja) * | 1982-07-02 | 1984-01-17 | Mitsubishi Electric Corp | メモリビツトエラ−監視装置 |
-
1984
- 1984-09-22 JP JP19779684A patent/JPS6177438A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4929929A (ja) * | 1972-07-20 | 1974-03-16 | ||
JPS598200A (ja) * | 1982-07-02 | 1984-01-17 | Mitsubishi Electric Corp | メモリビツトエラ−監視装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0520012B2 (ja) | 1993-03-18 |
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