JPH0216838A - 回線及び／又はパケット交換通信用交換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は中央コントローラと、クロック信号源ト、一対
の直列メモリと、一連の連続アクセスユニットとを具え
、各アクセスユニットは関連する加入者端子にリンクす
ると共に前記第１および第２直列メモリの関連するメモ
リ位置の読出しおよび書込み端子にリンクし、２つの直
列メモリの入力端子および出力端子を前記中央コントロ
ーラにリンクすると共に第１および第２直列メモリのメ
モリ位置に記憶された情報を夫々クロック信号の制御の
もとで第１アクセスユニットから最終アクセスユニット
に、および、最終アクセスユニットから第１アクセスユ
ニットに夫々転送せしめ、連続フレートパターンを発生
ずる中央コントローラは常時等しい数のタイムスロット
を存し、各タイムスロットは情報ビットの少なくとも或
る量を書込み得るクロック信号周期の所定数を含み、各
アクセスユニットは、第１の２進値情報を有する情報ビ
ットの代わりに新たなビットを１つのタイムスロットに
書込むように配列し、この新たなビットはこのタイムス
ロットの前記アクセスユニットにより決まる位置に第２
の２進値を有する回線及び／又はパケット交換通信用交
換システムに関するものである。

（従来の技術） この種交換システムはＡＴ＆Ｔベルラボラトリーズテク
ニカルジャーナル、第６３巻、第８号、１９８４年、第
１４９９−１５１９頁にＺ、１．、バドリキスおよびＡ
、Ｎネトラバリが発表した論文“アルミニウムパラケラ
ト／サーキット　スイッチ”から既知である。

この既知の交換システムは、第１図に示すと共に２個の
直列メモリ、中央コン１−ｏ−ラおよび多数のアクセス
ユニットを具える。加入者はアクセスユニットを経て交
換システムに接続する。直列メモリはアクセスユニット
間で通信チャネルとして用い、一方の直列メモリは順方
向チャネルとして用い、他方のチャネルは逆方向チャネ
ルとして用いる。

交換システムの連続メモリ位置の読出しおよび書込み点
に接続し、各アクセスユニットを両筒列メモリに接続す
る。この点は、直列メモリをシフトレジスタとして配列
しその連続遅延段によりメモリ位置を形成する第１図に
示すように交換システムの詳細を示す第２図から特に明
らかである。各遅延段にはＯＲ−ゲートを接続し、その
第１入力端子を前の遅延段の出力端子に接続し、これに
よってもメモリ位置の図示のアクセスユニットへの読出
し接続を形成し得るようにし、その第２入力端子はメモ
リ位置の当該アクセスユニットへの書込み接続を形成し
得るようにする。各アクセスユニットは１つのアドレス
を有すると共にチャネルの１つを経て他の任意のアクセ
スユニットに到達することができるようにする。アクセ
スユニットがそれ自体のアドレスよりも高いアドレスの
他のアクセスユニットに到達する必要がある場合には順
方向チャネルを用いる。また、アクセスユニットがそれ
自体のアドレスよりも低いアドレスの他のアクセスユニ
ットに到達する必要がある場合には、逆方向チャネルを
用いる。

回路−交換通信に対しパケット−データおよびリアルタ
イムデータより或るデータを均一な長さおよびフォーマ
ットを有するタイムスロッ］・で伝送する。各スロット
は第３図に示すように多数の連続ビット列を具え、その
第１ビット列はタイムスロットがアクセス可能であるか
否かを示す単一スロット−占有ビット（ＢＵＳＹ）によ
って決め、第２ビット列は単一要求ビット（ＲＱＳＴ）
によって決め、第３の１４−ビット列は受信アドレス（
ＲＣＶＲ）によって決め、第４の１４−ビット列は出ア
ドレス（ＳＮＤＲ）によって決め、第５の２４−ビット
列は転送すべきデータによって決め、最後に、第５の２
−ビット列は同期ビット（ＳＹＮＣ）によって決めるよ
うにする。

これがため、単一タイムスロットは２２４ビツトを具え
る。

データが１タイムスロットに含まれる場合にはビジービ
ットは１に等しくなり、これはスロットが係合されるこ
とを示す。アクセスユニットがチャネルを経てデータパ
ケットを転送する遊びタイムスロットを見出し得ない場
合にはアクセス可能ットは他のチャスル内の任意のスロ
ットの要求ビームを１に七ソ）−する。

第１−３図に示す交換システムの作動は次の通りである
。アクセスユニットが通信を要求して例えばデータパケ
ットを高いアドレスの他のアクセスユニットに転送する
必要がある場合には順方向チャネルを用いる必要がある
。転送アクセスユニットは順方向チャネルを経る転送を
行い得るデータパケットを高いアドレスのアクセスユニ
ットがいずれも有していないことを確実にする逆方向チ
ャネルを経るパッセージのタイムスロット毎のＲＱＳＲ
ビットをまず第１に検証する。次いで、このアクセスユ
ニットにより、０に等しいビジービットを有する遊びの
タイムスロットを見出すまて順方向チャネルを経るパッ
セージのタイムスロット毎のビジービットを検証する。

逆方向チャネルのタイムスロットのＲＱＳＴビットかＯ
に等しく、順方向チャネルに遊びのタイムスロットを見
出し、これによりこのアクセスユニットがデータパケッ
トを転送することを意味する場合には、このアクセスユ
ニッＩ−１；！　ヒラ−ヒラＩ・を１に動かし、ＲＣＶ
Ｒ，５ＮＤＲおよびデータに対する情報を順方向チャネ
ルの遊びのタイムスロットに書込み得るようにする。こ
の目的のため、アクセスユニットによって関連するＯＲ
ゲートの第２入力端子を経て一連のＯを１に変換するこ
とかでき、これらのＯはアクセスユニットによって決ま
るビット位置でシフトレジスタの関連する遅延段によっ
て５．えられるようになる。チャネルを通るパッセージ
の１タイムスロットが１アクセスユニットにアクセスし
得ないかこのアクセスユニットが転送すべきデータパケ
ットを有している場合には、このアクセスユニットによ
り他のチャネルのタイムスロットの１つのＲＱＳＲビッ
トを１に動かずようにする。全部のアクセスユニットに
よって通過タイムスロット毎にＲＣＶＲビットを検証す
る。特定のタイムスロッ１−のＲＣＶＲビットがアクセ
スユニット自体のアドレスに一致する場合にはこのアク
セスユニットによってこのタイムスロッｉ−のデータを
読出すようにする。転送されるアクセスユニッ１へのア
ドレスよりも高いアドレスのア月 クセスユニットのみは順方向チャネルを経て受は得るよ
うにする。

転送されるアクセスユニットよりも低いアドレスのアク
セスユニットのみを受は得る逆方向チャネルに対しても
同様の処理手順をとり得るようにする。

既知のシステムのリアルタイム又は回路−交換通信は交
換システトの中央コントローラによって制御する。リア
ルタイム通信の要求受信後中央コントローラによって必
要な検証を行うと共に通信が確立されたか否かを決める
ようにする。通信が実現可能である場合には中央コント
ローラによって、転送が要求されるアクセスユニットの
アドレスを受信すべきアクセスユニットに転送する。次
いて、この中央コントローラによって特定のタイムスロ
ットをそのビジービットを１に動かしてマークし、かつ
、関連するビット位置に出アクセスユニットの出アドレ
スを書込み、その後、このタイムスロットを適当な周波
数で正しいチャネルを経て送出する。これかため、出ア
クセスユニットによって、これがそれ自体のアドレスを
検出する場合にはそのデータをタイムスロットに書込み
、かつ、入アクセスユニットによってこれが出アドレス
を認識した場合にはこれらデータを読出すようにする。

既知の交換システムの更に詳細な説明については前記文
献を参照されたい。

（発明が解決しようとする課題） かかる既知の交換システムでは、データ通信に際しデー
タパケットの転送可能性が、アクセスユニット全部に亘
って均等に分布されなくなる大きな欠点がある。交換シ
ステムのアクセスユニットを２つの群に分割するものと
すると、一方の群は低いアドレスのアクセスユニットを
有し、他方の群は高いアドレスのアクセスユニットを有
するようになり、他方の群の高アドレスアクセスユニッ
トは逆方向チャネルを経るデータパケットの送出チャン
スが低アドレスアクセスユニットの場合よりも多くなる
。結局、順方向チャネルを経てデータパケットを転送す
る際、低アドレスアクセスユニットは高ア１−゛レスア
クセスユニットにより連続して転送されるＲＱＳＴビッ
トによってブロックされ得るようになる。これにより、
単一低アトレスアクセスユニットは順方向チャネルを経
るパッセージの遊びのタイムスロットにそのデータを書
込み得なくなる。その理由は遊びのタイムスロットが高
アドレスアクセスユニットによって常時使用されるよう
になり、その１こまたは複数個が順方向チャネルを経て
ＲＱＳＴビットを常時転送し低アドレスアクセスユニッ
トをブロックし得るようになるからである。また、これ
は逆方向チャネルにも発生するが、この場合には高アド
レスアクセスユニットは低アドレスアクセスユニットに
よって常時ブロックされ得るようになる。

データ通信またはリアルタイム通信の双方に関連する他
の欠点は、例えば３ｍｓに亘って継続する１パターン中
の単一の特定のタイムスロットを、−対のアクセスユニ
ット間の通信に対しただ一回のみ使用し得る点である。

更に、互いに密接して配置された２つのアクセスユニッ
ト間に１つのメツセージを転送する必要がある場合には
、順方向または逆方向チャネルに沿って更に配置された
一対のアクセスユニット間にメツセージを転送するため
に同一のタイムスロットを再使用し得ない欠点かある。

本発明は既知の交換システムを改良し、その容量を著し
く大きくして、そのアドレスの次数の結果として、ハイ
アラーキオーダに低く位置する特定のアクセスユニット
に対し送出し得なくなる危険性が著しく減少されるよう
にした上述した種類の回線及び／又はパケット交換通信
用交換システムを提供することをその目的とする。

（課題を解決するための手段） 本発明は中央コントローラと、クロック信号源と、一対
の直列メモリと、一連の連続アクセスユニットとを具え
、各アクセスユニットは関連する加入者端子にリンクす
ると共に前記第１および第２直列メモリの関連するメモ
リ位置の読出しおよび書込み端子にリンクし、２つの直
列メモリの入力端子および出力端子を前記中央コントロ
ーラにリンクすると共に第１および第２直列メモリのメ
モリ位置に記憶された情報を夫々クロック信号の制御の
もとで第１アクセスユニットから最終アクセスユニット
に、および、最終アクセスユニットから第１アクセスユ
ニットに夫々転送せしめ、連続フレームパターンを発生
する中央コントローラは常時等しい数のタイムスロット
を有し、各タイムスロットは情報ビットの少なくとも或
る量を書込み得るクロック信号周期の所定数を含み、各
アクセスユニットは、第１の２進値情報を有する情′報
ビットの代わりに新たなビットを１つのタイムスロット
に書込むように配列し、この新たなビットはこのタイム
スロットの前記アクセスユニットにより決まる位置に第
２の２進値を有する回線及び／又はバケット交換通信用
交換システムにおいて、少なくとも複数のアクセスユニ
ットに対し、１つのタイムスロット内に前記第１の２進
値を有する情報ビットをも書込む手段を設けるようにし
たことを特徴とする 本発明は、出アクセスユニットから入アクセスユニット
までのメツセージか占める割合が通信チャネルの全長の
一部分以下、殆どの場合半分以下となり、従って、この
メツセージに対し発生したタイムスロットが通信チャネ
ルの長さの一部分に亘って使用されないままとなると言
う事実を認識して成したものである。これがため２つの
アクセスユニット間のメツセージの転送に既に用いられ
ているタイムスロットを、メツセージの転送方向に見て
第１メツセージの人アクセスユニットおよび中央コント
ローラ間に位置する一対または数対のアクセスユニット
間のメツセージの転送に２回または数回用い得る場合に
は交換システムの使用可能な容Ｊ■を一層有効に用いる
ことかできる。

既知の交換システｌ＼では、中央コントローラによって
同期ビット以外全てのビット位置で０を有するタイムス
ロットを提供し、リアルタイム通信ではビジービットお
よび出アドレスビットにより０を有するビット位置でア
クセスユニ、１・に所望に応じ１を書込むことができる
。

本発明の手段によればアクセスユニットによっても所望
に応し０を良好に書込むことができる。

これにより以下に更に説明するようにリアルタイム通信
およびデータ通信の双方に対し１パターンの或るタイム
スロットを用いて直列メモリを経るその転送中子数対の
アクセスユニット間の通信を行うことができる。

（実施例） 図面につき本発明を説明する。

第１図は前記文献から既知のリアルタイムおよび／また
はデータ通信用の交換システムを示す。この交換システ
ムは一対の入力ライン２および３並びに一対の出力ライ
ン４および５を有する中央コントローラ１を具える。出
力ライン５を直列メモリ７の入力端子６に接続し、直列
メモリ７の出力端子８を入力ライン３を経て再び中央コ
ントローラ１に接続する。同様に出力ライン４を第２直
列メモ１月０の入力端子９に接続し、直列メモリ同の出
力端子１１を入力ライン２を経て中央コントローラ１に
再び接続する。アクセスユニット１２の夫々人力および
出力端子１２ａおよび＋２ｂを両直列メモリ７および１
０の各メモリ位置の読出しおよび書込みリンクに接続す
る。この例では、各アクセスユニット１２をこのメモリ
７の入力側から離間した多数のメモリ位置として位置す
る直列メモリ７のメモリ位置にリンクする。その理由は
同一のアクセスユニットをリンクする直列メモ１月０の
メモリ位置がメモ１月０の出力側から離間して位置する
がらである。各アクセスユニットを用いて２つの通信チ
ャネル７または１０の一方を経て他の加入者２１のアク
セスユニット１２と通信する加入者２１を有するように
する。これら加入者は電話機、コンピュータ、テレファ
ックス装置等て構成する。第１図に示す全体の交換シス
テムはクロックパルス回路２ｏによって制御し、これに
より全システムを同期して作動し得るようにする。

−１−述した文献に記載したメモリの任意の型のものは
直列メモリとして用いることができるが、簡単のために
、リンクされたアクセスユニｙ　ｈの数に少なくとも等
しい複数の遅延段を有するシフトレジスタを用いるのが
好適である。

第２図はかかるシフトレジスタの一部分を示し、このシ
フトレジスタは、クロックパルス回路２０によって夫々
制御される複数の遅延段７′および１０′と、入力端子
１２ａが各遅延段の出力側に接続され、出力端子１２ｂ
がＯＲ−ゲート１３の第１入力端子に常時接続されたア
クセスユニット１２とを具え、このＯＲゲート１３の第
２入力端子を遅延段の出力端子に接続し得るようにする
。

第１および２図に示す交換システムの作動は前述したと
おりである。

第４図は第１および２図に示す本発明交換システムの第
１変形例を示す。本例では、簡単のために、順方向チャ
ネルのみを示す。その理由は逆方向チャネルが完全に同
一構成であるからである。この変形例によってリアルタ
イム通信にオプションを形成し、複数対のアクセスユニ
ット間の通信に対し特定のパターンに特定のタイムスロ
ットを用い得るようにする。

第４図の詳細な説明を行う前に、リアルタイム通信に対
する本発明交換システムの機能の原理を示す。

交換システムが同期システムであるため、各アクセスユ
ニットはタイムスロット通過毎の直列数を正確に知るこ
とができる。リアルタイム通信に対し接続を確立する必
要がある場合には、本発明中央コントローラ１によって
関連するアクセスユニットニメッセージを送出し、これ
らアクセスユニットに、これらがそのリアルタイムデー
タを書込み得るタイムスロットの直列数を知らせ得るよ
うにする。中央コントローラを他のアクセスユニットに
よって要求して他のアクセスユニット対間に他のリアル
タイム通信を確立すると共にメツセージ転送の方向に見
て関連する通信チャネルのこのアクセスユニット対が第
１アクセスユニット対の後に位置する場合には、中央コ
ントローラによって両アクセスユニット対に同一タイム
スロットを割当てることができる。中央コントローラが
リアルタイム通信プロセスの全管理ワークを行うため、
中央コントローラによって、通信中のアクセスユニット
対に対しタイムスロットの直列数を再配置してこれらプ
ロセスを制御することができる。この再配置はタイムス
ロットを２つだけ、または複数個のチャネルを共通に用
いる得る場合には行うことができる。この再配置により
交換システムの容量を大きくすることができる。リアル
タイムデータを他のアクセスユニットに転送する特定の
アクセスユニットのチャンスが全アクセスユニットに巨
る平均分布により決まるものとすると、リアルタイム通
信に用いる各タイムスロットは平均して２回用いられる
ようになる。これによりリアルタイム通信をほぼ２倍に
することができる。

第５ａ−０図は中央コントローラユニットによってタイ
ムスロットを再配置して通信チャネルの容１１を一層有
効に利用する手段を示す。これらの図面において、何等
外に特定しないで他のアクセスユニット間で４つの通信
を確立するものとする。

図中通信を数１−４で示し、これらの数は各通信に割当
てられた括弧内のタイムスロットが追従する。

第５ａ図は２つのタイムスロットで３つの通信を確立し
得る場合を示す。その理由は、本発明によれば通信１お
よび３がこれらに対し割当てられた同一のタイムスロッ
トを有するからである。

第５ｂ図に示すように、通信３が終了し、中央コントロ
ーラが通信４の確立要求を受ける場合には、中央コンｉ
・ローラによってまず最初タイムスロット１を通信２に
割当て、次いて、第５Ｃ図に示すように、タイムスロッ
ト２を通信４に割当てる。第５図に示す再配列を行わな
い場合には、通信４に対し第３タイムスロットが必要と
なり、これはチャネル容量が不必要に負荷されることを
意味する。第５図には便宜−Ｉ−筒中な例のみを示した
が、極めて多数の通信および極めて多数のタイムスロッ
トを用いる場合にも」−述した所と同様である。

２つのアクセスユニット間のリアルタイムを確立する他
の例では、中央コントローラによって送出要求アクセス
ユニットに対しこれに割当てられたタイムスロットおよ
び入アクセスユニットのアドレスを知らせ、従って、出
アクセスユニットによってこのアドレスを関連するタイ
ムスロットに書込むようにする。これは既知の交換シス
テムとは相違する。その理由は中央コントローラによっ
て出アドレスを入アクセスユニットに転送するからであ
る。この場合にも中央コントローラによって通信を必要
とする複数のアクセスユニットに同一のタイムスロット
を割当てることができる。これは双方の場合に中央コン
トローラによりリアルタイム通信のためのタイムスロッ
トのビジービットに値１を割当てるようにしている。従
ってビジービット値はアクセスユニットによってもはや
変化しない。

複数のアクセスユニット対によりリアルタイム通信に対
し特定のタイムスロットを用いる場合には、データを入
アクセスユニットにより読出した後、中央コントローラ
により同一のタイムスロットが割当てられた列における
次のアクセスユニットによって、所望のビット位置にお
けるこのタイムスロットに通信すべきメツセージに依存
して少なくともＯおよび１の形態のデータを書込むこと
ができる。−ト述した第２の例では、受信機およびデー
タは新たに書込む必要がある。

本発明によりＯを良好に書込み得るようにするためには
各アクセスユニットは既に設けられているＯＲ−ゲート
１３の外にＡＮＤ−ゲート１４を具える。更に、各アク
セスユニットには関連するＯＲ−ゲートの第１入力端子
に接続された出力端子１２ｂの外に第２出力端子１２ｃ
を設け、この出力端子をＡＮＤ＝ゲート１４の第１入力
端子に接続する。関連する遅延段７′および１０′の出
力端子をＡＮＤ−ゲート１４の第２入力端子に接続し、
このＡＮＤ−ゲート１４の出力端子をＯＲ−ゲート１３
の第２入力端子に接続する。遅延段の出力端子を既知の
交換システムの場合と同様にアクセスユニットの入力端
子１２ａに接続する。

欠失は第４図の回路が出力端子１２ｂおよび１２ｃにお
ける書込み信号の論理値に依存して弔−アクセスユニッ
トに関して作動する手段を示す。

上表から明らかなように、第２出カ端子１２ｃおよび単
一ＡＮＤ−ゲート１４のみを追加するだけで、各アクセ
スユニットが申込みタイムスロットに０を書込み得るよ
うになり、これにより既に得られた１の形状の情報を消
去することができる。また、中央コントローラが全ての
遊びのビット位置に１を有するタイムスロットを発生さ
せる場合には、」二連した原理をも適用することができ
ることは明らかである。更に、項“］”および“０”の
みが２進データの転送を行うことも勿論である。

第６図は第１および２図に示す所と同様な交換システム
の第２例を示す。本例においてもパケット−交換トラフ
ィックの形態のデータ通信に対し容量を著しく拡張する
ことができる。第６図においても便宜上順方向チャネル
のみを示す。その理由は逆方向チャネルも全く同様に構
成されるからである。かかる容量の拡張は、１群のアク
セスユニットのビジービットに対しリセットライン１５
を設けると共にアドレス検出ユニッ斗１６をも設ケるこ
とによって達成することができる。このアドレス検出ユ
ニットは１つの群に存在するアクセスユニットの入力端
子と同数の多数の入力端子を設け、これら入力端子の各
々を群からの１つのアクセスユニットにリンクする。群
からの１つのアクセスユニットが直列メモリを経てデー
タパケットを受け、その受信アドレスがそれ自体のアド
レスと一致する場合には、出力端子１２のこのアクセス
ユニットニヨって出力制御信号をアドレス検出ユニット
１６の関連する入力端子に供給する。アドレス検出ユニ
ット１６はその出力端子１７をリセットライン１５に接
続し、群のアクセスユニットの１つにより制御信号をア
ドレス検出ユニットに供給する場合にはアドレス検出ユ
ニットからリセット信号を受けるようになる。各群のア
クセスユニットの終端部に論理ＡＮＤ−ゲート１８を挿
入し、これにより群の最終遅延段７′および１０′から
信号を受けると共にアクセスユニットの前の群からライ
ン１５のビジービットのリセット信号を受けるようにす
る。

ライン１５の信号を論理Ｏとする場合には、ＡＮＤゲー
ト１８の出力信号も論理Ｏとなり、従ってビジービット
をＯにリセットすることができる。

１群のアクセスユニットがアドレス検出ユニットを常時
具える理由は、アクセスユニットが或るメツセージを意
味する人アドレス（ＲＣＶＲビット）に基づき一旦検出
されると、第３図から明らかなように、メツセージの人
アドレスの最終ビットの多数のビット位置進んだビジー
ビットが、クロック信号の制御の下で更に多数のアクセ
スユニットシフトさせるようになるからである。この数
は２つのビット位置間の距離に相当する。ビジービット
に次いで単一要求ビットおよび１４−ビット受信アドレ
スが追従するようにした」二連した例では、１６個以下
の１６アクセスユニット１２（１，）−１２（１６）を
１群に含めてリセットライン１５を経て関連するタイム
スロットのビジービットをＯに適時にリセットし得るよ
うにする。この場合にはアドレスコントローラは１６個
の入力端子１６ａ−１６ｂを具える。

このアドレスコントローラおよびリセットラインによっ
て、ビジービットはアドレスされたアクセスユニットか
ら或る距離に位置するアクセスユニットでリセットされ
得るようになり、これにより関連するタイムスロットを
新たなデータパケットに更に取込むことができる。

第４図に示すリアルタイム通信の手段は第６図に示すデ
ータ通信の手段と組合わせることができることは明らか
であり、従って、交換システムの速度を低下させること
なく、回線−交換通信およびパケット交換データ通信の
双方に対し既知の交換システムよりも容量の大きな交換
システムを提供することができる。

【図面の簡単な説明】

第１図は回線及び／又はパケット交換通信用交換システ
ムの既知の交換システムを示すブロック回路図、 第２図は第１図に示す交換システムの通信チャネルの一
部分を詳細に示すブロック回路図、第３図は単一タイム
スロットの種々のビット位置を示す説明図、 第４図はリアルタイム通信に対する第１図に示す所と同
様の交換システムの第１変形例を示すブロック回路図、 第５ａ−ｃ図は特定の通信に対するタイムスロットの再
配置の例を夫々示す説明図、 第６図はデータ通信に対する第１図に示す交換システム
の第２例を示すブロック回路図である。 ７．１０ ８．１１ １３　　・・・ １４　　・・ １５　・・・ １６　・・・ １８　・・・ ２０　　・・ ２１　　・・・ ・・・　直列メモリ ・・・　出力端子 アクセスユニット ＯＲ−ゲート ＡＮＤ−ゲート リセットライン アドレス検出回路 ＡＮＤゲート クロックパルス回路 加入者

Claims (1)

1. 【特許請求の範囲】 １、中央コントローラと、クロック信号源と、一対の直
   列メモリと、一連の連続アクセスユニットとを具え、各
   アクセスユニットは関連する加入者端子にリンクすると
   共に前記第１および第２直列メモリの関連するメモリ位
   置の読出しおよび書込み端子にリンクし、２つの直列メ
   モリの入力端子および出力端子を前記中央コントローラ
   にリンクすると共に第１および第２直列メモリのメモリ
   位置に記憶された情報を夫々クロック信号の制御のもと
   で第１アクセスユニットから最終アクセスユニットに、
   および、最終アクセスユニットから第１アクセスユニッ
   トに夫々転送せしめ、連続フレームパターンを発生する
   中央コントローラは常時等しい数のタイムスロットを有
   し、各タイムスロットは情報ビットの少なくとも或る量
   を書込み得るクロック信号周期の所定数を含み、各アク
   セスユニットは、第１の２進値情報を有する情報ビット
   の代わりに新たなビットを１つのタイムスロットに書込
   むように配列し、この新たなビットはこのタイムスロッ
   トの前記アクセスユニットにより決まる位置に第２の２
   進値を有する回線及び／又はパケット交換通信用交換シ
   ステムにおいて、少なくとも複数のアクセスユニットに
   対し１つのタイムスロット内に前記第１の２進値を有す
   る情報ビットをも書込む手段を設けるようにしたことを
   特徴とする回線及び／又はパケット交換通信用交換シス
   テム。 ２、各直列メモリは、前記シフトレジスタに接続された
   多数のアクセスユニットに少なくとも等しい多数の遅延
   段を有するシフトレジスタを具え、連続遅延段の各対間
   に１対の入力端子を有する第１論理ゲートを設け、この
   第１論理ゲートの第１端子を前の遅延段の出力端子にリ
   ンクし、第２端子を関連するアクセスユニットの出力端
   子にリンクし、出力端子を次の遅延段の入力端子にリン
   クし、前記遅延段の各対間に他の論理ゲート手段を設け
   、この他の論理ゲートを２つの遅延段の一方にリンクす
   ると共に前記アクセスユニットにリンクするようにした
   ことを特徴とする請求項１に記載の回線及び／又はパケ
   ット交換通信用交換システム。 ３、前記第１の２進値を論理０とし、前記第２の２進値
   を論理１とし、第１の論理ゲートをＯＲ−ゲートとし、
   前記論理ゲート手段は出力端子および１対の入力端子を
   有するＡＮＤゲートを具え、その第１入力端子を前の遅
   延段の出力端子に接続し、第２入力端子を関連するアク
   セスユニットの第２出力端子に接続し、出力端子を前記
   ＯＲ−ゲートの第１入力端子に接続するようにしたこと
   を特徴とする請求項２に記載の回線及び／又はパケット
   交換通信用交換システム。 ４、特定のタイムスロットのビジービットをこのタイム
   スロットがビジーであることを示す論理状態にすると共
   に、１パターン内のこのタイムスロットの直列数を入お
   よび出アクセスユニットの双方に知らせる中央コントロ
   ーラを、回線−交換通信網に配列するようにしたことを
   特徴とする請求項１〜３の少なくとも１つの項に記載の
   回線及び／又はパケット交換通信用交換システム。 ５、特定のタイムスロットのビジービットをこのタイム
   スロットがビジーであることを示す状態にすると共に、
   １パターン内のこのタイムスロットの直列数および入ア
   クセスユニットのアドレスを出アクセスユニットに知ら
   せる中央コントローラを、回線−交換通信網に配列し、
   更に、このアドレスを到来時にタイムスロットに書込む
   出アクセスユニットを配列するようにしたことを特徴と
   する請求項１〜３の少なくとも１つの項に記載の回線及
   び／又はパケット交換通信用交換システム。 ６、多数のアクセスユニットおよびメモリ位置により常
   時１つの群を形成し、各群に対しアドレス検出ユニット
   、空ラインおよび論理ゲート手段を設け、群内の各アク
   セスユニットを前記アドレス検出ユニットの関連する入
   力端子にリンクすると共にこのアクセスユニットが１タ
   イムスロットに伝送されたメッセージにそれ自体のアド
   レスを検出する際これに制御信号を供給するように配列
   し、アドレス制御ユニットの出力端子を次の群の空ライ
   ンにリンクし、この出力端子は１つのアクセスユニット
   からの制御信号を入力端子の一方が受信すると休止信号
   を発生するように配列し、かつ、前の群の空ラインおよ
   び最後のメモリ箇所の出力端子を論理ゲート手段にリン
   クし、この論理ゲート手段を休止信号が空ラインに存在
   する際に第１の２進値を有する信号を発生し得るように
   配列するようにしたことを特徴とする請求項１または２
   に記載の回線及び／又はパケット交換通信用交換システ
   ム。 ７、前記ゲート手段は論理ＡＮＤ−ゲートを具え、かつ
   、前記休止信号によって１タイムスロットのビジービッ
   トを前記第１の２進値にリセットし得るようにしたこと
   を特徴とする請求項３〜６の何れかの項に記載の回線及
   び／又はパケット交換通信用交換システム。