JP2538720B2 - パケット／回線スイッチング装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信ノード内の複数のア
ダプタ又はインターフェース通信モジュール間でのパケ
ットタイプ及び回線タイプのトラフィックの混合及び交
換又は転送を可能にするハイブリッドスイッチング装置
に関する。

【０００２】

【従来の技術及び課題】本発明は回線タイプ又はパケッ
トタイプの情報を交換又は転送出来るように相互接続さ
れた数個のアダプタを含む高アベイラビリティ通信ノー
ドに用いられる。

【０００３】そのような環境にはこの機能を行うために
いくつかの方法がある。従来の一つの方法はこれらアダ
プタをリンクする2本の専用バスを設け、その1本を回線
タイプの交換に、他方をパケットタイプの転送に用いる
ことである。この方法はすべての制御及びバス資源のコ
ピーを必要とする高アベイラビリティ環境で使用する場
合に複雑なバス構造を必要とする。他の方法はこれらア
ダプタが接続される分岐並列バスを設け、パケット及び
回線タイプ情報を混合するものである。この方法は多数
の入出力インターフェースを必要とし、アダプタのプラ
グ切換を困難にする。

【０００４】本発明の目的は通信ノードにおけるインタ
ーフェース通信モジュール間での回線タイプ情報の交換
又はこれらモジュール間でのパケットタイプ情報の転送
を可能にするハイブリッドスイッチング装置を提供する
ことである。

【０００５】本発明の他の目的はバンド幅を回線及びパ
ケットトラヒック間に動的に分けることを可能にするハ
イブリッドスイッチング装置を提供することである。

【０００６】本発明の更に他の目的はインターフェース
通信モジュール間の回線交換がそれらモジュール間のパ
ケット転送に対し優先権を有するようにし、回線交換及
びパケット転送について同一経路指定表示を用いるよう
にしたハイブリッドスイッチング装置を提供することで
ある。

【０００７】

【課題を解決するための手段及び作用】本発明によるパ
ケット/回線スイッチング装置はスイッチング手段(1)並
びに夫々入力バス(20-i、24-i)及び出力バス(22-i、26-
i)を通じて前記スイッチング手段に接続された複数のイ
ンターフェース通信モジュール(2-i)を具備し、前記イ
ンターフェース通信モジュールの各々が少くとも1個の
パケット情報処理ユニット(12)を有し、前記インターフ
ェース通信モジュールの少なくとも2つが回線情報処理
ユニット(14)を有し、パケット情報又は回線情報の転送
が、周期Tをb個のバーストBj に分割したスロットtd
(但し0≦j≦b−1であり、各スロットは回線又はパケッ
ト情報バイトを搬送できる幅を有する)内にインターフ
ェース通信モジュール間で実行出来るようにするため
に、前記スイッチング手段が前記入力バスを前記出力バ
スに選択的に接続する能力を有する。

【０００８】このパケット/回線スイッチング装置は前
記スイッチング手段内に配置された選択手段(374、37
2、376)と、前記インターフェース通信モジュールの前
記選択手段による選択を禁止する禁止手段(376)と、前
記回線情報処理ユニットの各々に設けられた回線情報転
送イネーブル手段(134、138、220)を含む。

【０００９】前記選択手段は前記インターフェース通信
モジュール内の前記パケット情報処理ユニットから前記
入力バスを介して受け取られたパケット転送要求に応答
して次のバースト時間B(j＋p) (但しpは1以上の整数)の
間にやり取りされるパケット情報に関するソースモジュ
ール及びターゲットモジュールよりなるインターフェー
ス通信モジュール対を各バースト時間Bjの間に選択す
る。

【００１０】前記禁止手段は前記インターフェース通信
モジュール内の前記回線情報処理ユニットから前記入力
バスを介して受け取られた回線転送要求に応答して各バ
ースト時間Bjの間に前記インターフェース通信モジュー
ル対を選択し、且つ前記インターフェース通信モジュー
ル内の前記回線情報処理ユニットから前記入力バスを介
して1バースト時間B(j−q) (但しqは1以上の整数)に受
け取られた回線転送要求に応答して該回線転送要求の発
信元のインターフェース通信モジュールがバースト時間
Bjの間前記選択手段によりソースモジュール及びターゲ
ットモジュールとして選択されるのを阻止する。

【００１１】前記回線情報転送イネーブル手段は前記ソ
ースモジュール内の回線情報処理ユニットがバースト時
間B(j−q)の間に回線転送要求を送った場合回線情報を
バースト時間B(j＋p)の間に前記ソースモジュール内の
前記回線情報処理ユニットからターゲットモジュール内
の回線情報処理ユニットへ転送させる。

【００１２】

【実施例】図1は本発明のハイブリッドスイッチング機
構を含む通信ノードの概略図である。このハイブリッド
装置機構の機能はユーザが回線タイプの情報の交換又は
パケットタイプ情報の転送を行うことが出来るようにユ
ーザを相互に接続することである。情報の交換は2個の
ユーザ間での双方向の情報転送を意味する。これらユー
ザはインターフェース通信モジュール2-1，2-2，…，2-
Nに接続される。各モジュールは時分割多重バス4-1〜4-
N上のハイブリッドスイッチ41を介して転送されるべき
情報を配列する。各モジュールは複数のユーザUに接続
されることが出来、それらユーザU-1，U-2，U-3，U-Nは
夫々モジュール2-1，2-2，2-3，2-Nに接続されるように
図1に示されている。

【００１３】図1においてインターフェース通信モジュ
ール2-1の要素のみが示されているが、他のモジュール
も同一である。これらはバスインターフェース6を含
み、これによりバス8からの異なるタイプの情報がTDMバ
ス4-1に又はそこから与えられることが可能になる。バ
ス8はパケットトラヒックインターフェース12及びユー
ザU-1に取り付けられたスキャナ14の入出力バスであ
る。パケットトラヒックインターフェースはパケット情
報処理ユニットであり、スキャナは回線情報処理ユニッ
トである。インターフェース通信モジュールはメモリ17
に記憶されたプログラムを走らせるマイクロプロセッサ
(μP) 16を更に含む。スキャナ14及びマイクロプロセッ
サ16はパケットトラヒックインターフェース12に取り付
けられてユーザU-1及びマイクロプロセッサ16に対する
すべてのパケットトラヒックを処理する。

【００１４】好適な実施例ではスキャナ14は周期T＝125
マイクロ秒のフレームを送ることの出来るシリアルリン
クを介してユーザU-1に接続される。一連のフレームに
おいて、データレートに応じて決まる個数のデータスロ
ットが各ユーザに割振られる。64kビット/秒以下のデー
タレートを有するユーザに1個のデータスロットが割当
てられ、128kビット/秒以下のデータレートをもつユー
ザに2個のデータスロットが割当てられ、以下同様であ
る。

【００１５】フレームは最大で128個のデータスロット
を含み、従って接続可能なユーザの数は64kビット/秒で
動作するとすれば128ユーザとなる。ユーザはそれらに
割当てられたデータスロット内でパケットタイプ情報又
は回線タイプ情報を送受することが出来る。更に、通信
ノードはパケットトラヒックの処理に必要な要素のみを
含むサービスモジュール2-Sを含む。これら要素は同じ
参照番号に添字Sを付して示す。

【００１６】図2は論理TDMバスインターフェース4を示
す。ハイブリッドスイッチ1を介しての転送はバースト
モードで行われる。図2に示すように周期T内に所定個数
bのバーストB0〜B(b−1)がある。この数は本発明の適用
により決まる。特定の実施例では、このbは64であり、
各バーストは32バイトである。これらデータバーストは
インターフェース通信モジュール2からハイブリッドス
イッチ1へのデータアップライン20及びハイブリッド1か
らインターフェース通信モジュール2へのデータダウン
ライン22により与えられる。

【００１７】スイッチ1におけるスイッチング動作は制
御アップ情報24により制御され、この制御アップ情報24
は次のものを含む： パケット要求装置アドレスSET (SET PRDA) これは要求されたパケット転送をハイブリッドスイッチ
がスケジュール出来るようにするためハイブリッドスイ
ッチに対しユーザインターフェースモジュールにより活
性化される パケット要求装置アドレスRESET (RESET PRDA) これは転送終了時にインターフェース通信モジュールに
より活性化される パケットバースト制御(PBC) これは次のようなデータアップラインを介して送られる
データバーストを適格とする情報を含む ・メッセージの第1バースト ・メッセージの最終バースト ・バーストが32バイトより小さければバイトカウント。 回線バースト要求(CBR) これは回線バースト転送を要求するためにスキャナによ
り活性化される 構成ターゲット装置アドレス(CTDA) これはバーストの宛先を保持する。これは各バーストに
対し関連づけられたCTDAに応答してそのバーストの経路
指定をする。

【００１８】ハイブリッドスイッチ1はインターフェー
ス通信モジュールに制御ダウン情報26を与える。この情
報は次のものを含む： ハイブリッドスイッチにより発生される次の発信装置ア
ドレス/次のターゲット装置アドレス(NODA/NTDA) NODAはデータダウンライン上の次のデータバーストを与
えるべきモジュールを示す NTDAはデータアップライン上の次のデータバーストを与
えるべきモジュールを示す。NTDA情報はパケットバース
トについてCTDA情報を発生するために用いられる。回線
バースト用のCTDA情報はスキャナから発生される 回線バースト転送を制御するためにハイブリッドスイッ
チにより発生される回線バースト許可(CBG) データダウンライン上のパケットバーストを適格とする
情報を含むパケットバースト制御(PBC)。

【００１９】好適な実施例では制御アップ情報は1本の
ワイヤ上で多重化され、制御ダウン情報も物理的インタ
ーフェースを簡潔にするため1本のワイヤ上で多重化さ
れる。

【００２０】更に、例えば図2に示すバーストB1のよう
な回線バーストは夫々のミニバーストに関連づけられた
4個の構成ターゲット装置アドレスCTDAにより示される4
個の異なったターゲットモジュールに関連づけられた4
個のミニバーストMB1，MB2，MB3，MB4を含むことが出来
る。また、ハイブリッドスイッチは同期化情報28を与え
る。

【００２１】図3はインターフェース通信モジュール2の
ブロック図であり、またどの図が種々のブロックをより
詳細に示すかを示している。パケットトラヒックインタ
ーフェースはデータ記憶手段30を含み、この手段に、転
送されるべきパケットメッセージが図4に示すようにバ
ッファされる。このデータ記憶手段4はバス34及びデー
タ記憶制御回路31を介してパケットバスインターフェー
ス32に接続される。

【００２２】パケットバスインターフェース32について
図5を参照して説明する。これはバス28を介してスイッ
チバスインターフェース6に接続される。バス8はCONTRO
L UP EVEN及びODDライン36-P及び37-P並びにDATA UP
バス40-Pを含み、ここでPはパケットを表わす。スイッ
チバスインターフェース6はライン42にCONTROL DOWN情
報を与え、これがDATA DOWNバス44に入る各バーストを
配布すべくパケットバスインターフェース32及びスキャ
ナ14に与えられる。このスキャナはDATA UPライン44-C
に回線タイプバーストをそしてCONTROL UP EVEN及びO
DDライン36-C及び37-Cに制御情報を与える。ここでCは
回線を表わす。またバス8は同期化ライン45を含み、こ
れがパケットバスインターフェース32及びスキャナ14に
与えられる。

【００２３】スイッチバスインターフェース6はバス4及
び8の間のインターフェースである。これについては図7
で説明する。モジュール2-1〜2-N及び2-S(モジュール2-
iで示す)の1部分であるデータ記憶及び制御回路30，31
を図4について説明する。データ記憶回線30は複数のメ
ッセージ待ち行列を含み、これら待ち行列はユーザ又は
マイクロプロセッサに送られるべき、或いはユーザ又は
マイクロプロセッサにより受信されるべきメッセージを
組立てるためにメモリに組込まれている。これら待ち行
列は2つのセットに分けられ、夫々のセットがインター
フェースモジュールの数に等しい数すなわちN＋1個の待
ち行列を含む。第1のセット40はラインインバウンド待
ち行列LIQ-1〜LIQ-N及びLIQ-Sを含み、これらにモジュ
ール2-1〜2-N及び2-Sからモジュール2-iに入るべきメッ
セージがリンクされ、待ち行列とされる。これはライン
インバウンド待ち行列が割当てられたモジュールから入
るパケットメッセージを記憶するために夫々のユーザイ
ンターフェースモジュール及びサービス装置に割当てら
れることを意味する。

【００２４】第2の待ち行列セット42はラインアウトバ
ウンド待ち行列LOQ-1〜LOQ-N及びLOQ-Sを含み、それら
にユーザU-i又はマイクロプロセッサからモジュール2-i
により送られるべきメッセージが連鎖され待ち行列とさ
れる。また、各ラインアウトバウンド待ち行列はインタ
ーフェース通信モジュール2-1〜2-N及び2-Sに割当てら
れる。

【００２５】周知のごとく、待ち行列制御ブロックQCB
は図4に示すように各待ち行列に割当てられる。これら
ブロックは第1メッセージ、最終メッセージ、待ち行列
エンプティ、メッセージ転送の制御に必要なバイトカウ
ントのような制御情報を含む。

【００２６】モジュール2-iにより送られるべきメッセ
ージは新しいメッセージが待ち行列に入れられる(エン
キューされる)たびに待ち行列制御ブロックの内容を変
化させるエンキュー機構44によりその宛先モジュールの
関数として選ばれるLOQ待ち行列内でエンキューされ
る。モジュール2-iに入るべきメッセージはメッセージ
がデキューされるたびにデキュー操作をスケジュール
し、待ち行列制御ブロックを更新するように待ち行列制
御ブロック内の待ち行列状態情報に応答するデキュー機
構46によりLIQ待ち行列からデキューされる。このブロ
ック30は本発明の範囲外であるから概略的にしか示して
いない。

【００２７】制御回路31において待ち行列状態ロジック
50はバス52から入るLOQ待ち行列42の待ち行列制御ブロ
ック内の待ち行列制御情報に応答する。LOQの状態がエ
ンプティ状態から非エンプティ状態に変わるたびに、待
ち行列状態ロジック50が例えば有効ビットVを伴ったTRA
NSMIT MRXレジスタ54についてのMESSAGE READY内のLO
Q-j＝宛先-jのような待ち行列識別(これは宛先モジュー
ルに対応する)を与える。MRXレジスタ54の内容は並列バ
スインターフェース56を介してバス34に与えられる。

【００２８】MESSAGE END (EOM)レジスタ58は宛先モジ
ュール例えば有効ビットVを有するモジュール2-Jへ最終
メッセージが転送されていることを示す。レジスタEOM
58の内容はバス50を介して待ち行列状態ロジック50に送
られて待ち行列LOQ-jの待ち行列制御ブロックを更新す
る。

【００２９】待ち行列42の内の特定のLOQ、例えばLOQ-k
についての送信要求はTRANSMIT REQUEST XBRレジスタ
62内のインターフェース56により与えられる。この要求
は有効ビットVを有するLOQ-kに対応する宛先モジュール
の識別を含む。このレジスタ62の内容はバス64を介して
LOQ READロジック回路64に与えられ、これにより32バ
イトのパケットバーストが識別されたLOQ-jから読取ら
れそしてパケットバースト制御情報と共にバス66及びイ
ンターフェース56を介してバス34に与えられるようにす
る。これらデータバーストはバス34のデータライン68に
与えられ、PBC情報は制御ライン70にシリアルに与えら
れる。このPBC情報は待ち行列制御ブロックから抽出さ
れる。これはデータバーストを適格とする。これは次の
ような情報を含む： ―メッセージの第1バースト ―メッセージの最終バースト ―有効バースト ―バイトカウント(通常32バイトであり、最終バースト
ではそれより少くなりうる)。

【００３０】受信側ではLIQ WRITEロジック回路68がこ
れにより選ばれるLIQに受信したデータバーストを書込
ませるためにインターフェース56及びバス76を介してバ
ス34のデータライン68及び制御ライン74からデータ及び
制御情報を受ける。

【００３１】パケットバスインターフェース32及びスイ
ッチバスインターフェース6を含む組立体が下記段階に
より、パケット切換及び回線切換トラヒックを同時に調
整する： ―データ記憶情報30及びハイブリットスイッチ1の間の
パケット切換えトラヒックプロトコルを処理し、 ―スキャナ14がこれとハイブリッドスイッチ1の間の先
制回線切換トラヒックプロトコルを処理しうるようにす
る。

【００３２】この原理はパケット及び回線トラヒック間
で、回線切換トラヒックの要求により決まる比をもって
共用されるべきハイブリッドスイッチ1の帯域幅を共用
しうるようにする。この共用は回線トラヒック対パケッ
トトラヒックの比が動的に変化しうるから、アダプティ
ブである。回線切換トラヒックの先制はその周期性によ
り与えられる拘束条件を反映する。他方、パケット切換
トラヒックは周期性の制約を伴うことなくアベイラビリ
ティベースで行うことが出来る。

【００３３】図2に示すように、ハイブリッドスイッチ
を介してのデータ転送はパケット切換トラヒック及び回
線切換トラヒックについてバーストにより行われる。バ
ースト状のデータのスライスによりハイブリッドスイッ
チ1の多数ユーザ動作モードが可能であり、また同一媒
体上でのパケット及び回線トラヒック間の共用が可能と
なる。

【００３４】ハイブリッドスイッチ1を介して送られる
データバーストは同期的に転送される。これは「バース
ト時間」と呼ばれる連続した時間窓スロットの定義を意
味する。任意の与えられたバースト時間をパケットデー
タバースト又は回線データバーストの転送に使用しう
る。

【００３５】これらの転送はスイッチバスインターフェ
ース6を介してハイブリッドスイッチに要求される。ハ
イブリッドスイッチはその競合を解決し、回線切換トラ
ヒックにパケット切換トラヒックよりも高い優先度を与
えてバースト時間に基づきそれら転送を許可する。

【００３６】パケットバスインターフェース32を図5に
示す。これは並列バスインターフェース80を含み、これ
が一方の側で制御回路31(図4)に対するバス34に、そし
て他方の側でパケットバスインターフェース自体に接続
する。並列バスインターフェース56及び80の機能はバス
34を介してのレジスタ及びメモリの内容の転送をスケジ
ュールすることからなる。MRXレジスタ54の内容はパケ
ットバスインターフェース32内のMRXレジスタ82にコピ
ーされる。PRDAロジック回路84はレジスタ82にセットさ
れた活性検査ビットVに応じてMRXレジスタ82の内容をPR
DAレジスタ86に転送する。

【００３７】PRDAレジスタ86は宛先フィールドを含み、
これにパケット要求装置アドレス及びセット/リセット
ビットS/Rが入れられる。パケット要求装置アドレスは
制御回路31内の待ち行列状態ロジック50によりエンプテ
ィから非エンプティへ状態が変化するLOQ待ち行列内の
メッセージの宛先モジュールのアドレス又は最終バース
トが送られた宛先モジュールのアドレスであり、これは
MESSAGE END (EOM)ロジック88により検出される。S/R
ビットは1にセットされると新しいパケット転送要求が
スケジュールされるべきことをハイブリッドスイッチ1
に知らせ、そして最終バーストが送られるとき0にリセ
ットする。PRDAレジスタ86の内容はCONTROLUP EVENラ
イン36-Pに与えられるべき制御アップ情報の一部であ
る。

【００３８】後述するように、このハイブリッドスイッ
チは各バースト時間に夫々1個のソースモジュール及び1
個のターゲットモジュール(宛先モジュール)からなるモ
ジュール対を選ぶためにスケジュールアルゴリズムを走
行させる。バースト時間(例えばBj)内に選ばれたモジュ
ール間の有効データ転送は次のバースト時間B(j＋p)
(但しp≧1)に生じる。各バースト時間に各モジュールは
選ばれることもあり選ばれないこともある。選ばれた場
合、それは次のために選ばれる。 ―ターゲットモジュールへのデータ送信のみ ―ソースモジュールからのデータ受信のみ ―ターゲットモジュールにデータを送りかつソースモジ
ュールからデータを受ける。

【００３９】ハイブリッドスイッチが1つのバースト時
間中にこのスケジュールアルゴリズムを走行させている
とき、それはバースト時間ベースで伝送を許可する。各
バースト時にハイブリッドスイッチは要求元モジュール
がその所望の宛先の1つにデータバーストを送ることを
許可する。この許可はスケジュールアルゴリズムにより
生じる。各バースト時にハイブリッドスイッチは各モジ
ュールにCONTROL DOWNライン26を介してNEXT TARGET
DEVICE ADDRESS/NEXT ORIGIN DEVICE ADDRESS NT
DA/NODAを送る。この情報はバスインターフェース26を
介してCONTROLDOWNライン42に送られる。

【００４０】各モジュールにおいて、受信されたNTDA情
報は次のバースト時間にデータバーストを送られるべき
モジュールのアドレスを含み又はそのモジュールがソー
スモジュールとして選ばれていない場合にはすべて
「0」を含む。受信NODA情報は次のバースト時間にデー
タバーストを出すアドレスを含み或いはそのモジュール
がターゲットモジュールとして選ばれていないときは
「すべて0」である。

【００４１】ハイブリッドスイッチのパイプラインアー
キテクチャに起因して、NTDA/NODAアドレスにより示さ
れる許可及び実際のデータ転送の間には、本発明の適用
によりきまる固定個数pの時間バーストが存在しうる。
各バースト時間においてライン42がNTDA及びNODA情報並
びにパケットバースト制御情報PBCからなるシリアル情
報を与える。

【００４２】このシリアル情報は直並列変換回路90に入
力される。直並列変換されるとNTDAフィールドがレジス
タ92に、NODAフィールドがレジスタ94に、そしてPBCフ
ィールドがレジスタ96に与えられる。NTDAレジスタ92の
内容はTRANSMIT BURST REQUESTロジックXBR98に与え
られ、このXBRがNTDAアドレス値をデコードする。NTDA
フィールドが「すべて0」ではなく、そのモジュールが
次のバースト時間B(j＋p)中の転送に含まれるソースモ
ジュールとして選ばれることを意味する場合には、XBR
ロジック98がNTDAレジスタの内容を活性有効ビットVと
共にXBRレジスタ100に与える。レジスタ100の内容はイ
ンターフェース80、バス34及びインターフェース56を介
して制御回路31内のレジスタ62に与えられて宛先モジュ
ールのアドレスにより選ばれたLOQ待ち行列から送信バ
ッファ102に、バス66、インターフェース56、バス34、
インターフェース80及びバス104を介してのデータバー
スト転送を開始させる。送信データバッファ102にこの
データバースト及び関連する制御ビットPBCが入れられ
る。

【００４３】CTDAフィールドのサイズは1つのバースト
時間に4個のCTDA値を送ることを可能にする。パケット
切換転送では1つのターゲットモジュールを識別する4個
の同一のCTDA値がそのターゲットモジュールに送られる
べきデータバーストと共に送られる。XBRレジスタ98はN
TDAレジスタ92の内容を構成ターゲット装置アドレスCTD
Aレジスタ108に転送すべくライン106を活性化する。こ
のCTDAレジスタの内容は並直列変換回路110に与えら
れ、CTDAビットがCONTROL UP ODDライン37-Pに順次送
られる。また、ライン106上の活性信号は送信バッファ1
02からDATD UPバス40-Pへのデータバースト及びOUT P
BCレジスタ114への制御ビットPBCをゲートするために送
信ロジック回路112に与えられる。

【００４４】PRDAレジスタ86及びOUT PBCレジスタ114
の内容は並直列変換回路116に与えられてCONTROL UP
EVENライン36-Pに順次送られる。MESSAGE ENDロジック
88は送信バッファ102から読取られるバースト制御情報P
BCに応答し、NTDAにより識別される宛先モジュールにつ
いての最終バーストがNTDAアドレスを活性有効ビットと
共にEOMレジスタ115に、PRDAロジック84により0にセッ
トされたS/Rビットと共にPRDAレジスタに与えるべくバ
ス40-Pに転送される時を検出する。レジスタ115の内容
はインターフェース80、バス34及びインターフェース56
を介して制御回路31内のEOMレジスタ58に与えられる。

【００４５】受信側では各バースト時間Bjにおいて受信
したNODAフィールドがNODAロジック118によりデコード
される。このロジック118はこのフィールドが「すべて
0」ではなく、そのモジュールがNODAフィールドにより
識別されるソースモジュールから次のバースト時間B(j
＋p)においてデータバーストを受けるものであることを
検出したときにライン120を活性化する。ライン120はRE
CEIVEロジック122を活性化し、そしてこのロジック122
がDATA DOWNライン44から入る次のデータバースト及び
レジスタ96内のPBCフィールドを待ち行列40の内の選ば
れたLIQ待ち行列にバス126を介して与えられるべき受信
バッファ124に記憶させる。LIQ待ち行列はバス126に受
信ロジック120を介して与えられるNODAアドレスに応じ
て書込制御ロジック68により選ばれる。

【００４６】パケットトラヒックインターフェースの動
作のすべては84，88，98，118，112，122のような各ロ
ジック回路、並直列変換回路110及び116及び直並列変換
回路90にバースト同期パルス及びビットクロックパルス
に与える同期化ロジック128によりタイミングをとられ
る。図5にはバースト同期及びクロックラインは示され
ていない。

【００４７】スキャナ14を図6、7及び8を参照して説明
する。これらの図面には本発明に必要な要素しか示され
ていない。ユーザは受信リンク130-R及び送信リンク130
-Tを含むシリアルリンク130を介してこのスキャナに接
続される。前述のように周期Tにおいてシリアルリンク1
30-R及び130-T上の多数のスロットSlが夫々のユーザに
割当てられる。少くとも1個のデータスロット及び1個の
信号スロットが回線切換モードで動作しうるユーザに割
当てられ、データスロットの数はユーザ速度により決ま
るものであって2つのユーザ間での回線タイプビットの
交換に用いられ、信号スロットはユーザ間の通信を行い
或いはそれを停止するための呼出し制御情報を運ぶため
に用いられる。

【００４８】図6〜8において、スキャナ14の要素の参照
数字には添字を付していない。特定のモジュール2-1〜2
-Nの一つの要素を示すために添字1〜Nを参照数字に付し
て示す。スキャナ14において回線スケジューラは60ns周
期をもつCLKライン132上のTDMビットクロック信号をと
り出すためにライン45からの同期信号に応答するタイマ
129及び周期T内のビット時間td (td＝60ns)をカウント
するカウンタ131を含んでいる。周期Tには2048個のビッ
ト時間tdがある。カウンタ131の現在値はバス131-1を介
して11ビットレジスタ135に与えられる。カウンタ131は
またカウントtd＋Aを与え、これはバス132-2に11ビット
レジスタ137にロードされる。ここでAは一定個数のtdに
等しく、この個数は後述するようにハイブリッドスイッ
チ1により決まる。

【００４９】タイマ129はTDMバス4及びハイブリッドス
イッチ1を介して通信するすべてのモジュールが同一の
時間基準を有するようにT-同期信号で永久的に同期化さ
れる。スキャナ14は更に、出力バス136上のレジスタ137
により与えられるアドレスによりアドレスされる回線割
振りテーブル134、アドレスバス140によりアドレスされ
る構成テーブル138及び送信部分142-T及び受信部分142-
Rからなる分配バッファ142を含む。回線割振テーブル13
4及び構成テーブル138の内容はテーブル更新バス146を
介してマイクロプロセッサ17により更新される。分配バ
ッファ142の夫々の部分は1ユーザについて少くとも1個
のアドレス可能ロケーションを含む。好適な実施例にお
いてはこれは128個のアドレス可能ロケーションを含
む。

【００５０】送信リンク130-TはXMITロジック148に与え
られ、このロジックはライン45からのT-同期信号及びス
キャナスケジューラ150によりこのT-同期信号からとり
出されるライン151上のリンクビットクロック信号に応
答して各スロットで受信されたビットを直並列変換して
それらビットをそのスロットを割当てられたユーザに対
応するアドレス可能ロケーションの送信部分142-Tに書
込む。このロケーションのアドレスはスケジューラ150
によりバス152に与えられ、部分142-Tに書込まれるべき
データはバス149を介して与えられる。 リンク130の各
スロット時間にバス152によりアドレスされるロケーシ
ョンが部分142-Rから読取られ、読取られたデータがラ
イン45からのT-同期信号及び受信リンク130-Rに送られ
るべきライン151からのビットクロック信号の制御によ
り直並列変換されるべく受信ロジック156にバス155を介
して与えられる。

【００５１】回線割振テーブル134はTDMバス上のスロッ
ト時間tdの個数に等しいアドレス可能位置を含み、この
実施例では2048個のスロット時間がある。各位置はフラ
グビットCを含み、このフラグビットはTDMバス4上の対
応するスロットが回線転送に割当てられるときプロセッ
サ17により1にセットされ、そしてこの場合にはそのTDM
スロット時間においてDATA UPライン44-Cに送られるべ
き或いはDATA DOWNライン44から受信されるべき内容を
有するリンク130上のスロット番号をも含んでいる。

【００５２】構成テーブル138はスキャナに接続される
最大数に等しい多数の、すなわち128個のアドレス可能
ロケーションを含む。各ロケーションは3個のフィール
ド、すなわち制御フィールド、スロット群番号SGNフィ
ールド及び構成ターゲット装置アドレスフィールドCTDA
を含む。制御情報フィールドはアドレスされるロケーシ
ョンがリンク130上のパケットビットスロット又は回線
ビットスロットに割当てられるかを示すP/Cフィールド
を本発明の特定の応用に使用可能な他の情報と共に含ん
でいる。SGNフィールドはアドレスされたロケーション
に対応するスロット番号に割当てられたユーザ番号でセ
ットされ、CTDAフィールドはそのスロットが回線ビット
スロットであるときターゲット装置のアドレスでセット
される。

【００５３】スキャナ14に接続されるユーザについての
パケット転送はパケットスケジューラ163の制御により
分配バッファ142、バス158及び160並びにゲート162及び
164を介して行われる。

【００５４】スケジューラ163はライン45からのT-同期
信号に応じてその出力バス165に周期T内の128個のスロ
ットの内の1つのスロットの番号に対応するアドレスを
与える。このアドレスはそのスロットが後述するように
回線通信に割当てられていないときゲートロジック182
を介してアドレスバス140に与えられる。

【００５５】テーブル138内のアドレスされたロケーシ
ョンの内容が読取られる。SGN及び制御フィールドは夫
々バス167-P及び167-Cを介してゲートロジック166-P及
び166-Cに与えられる。そのスロットがパケットビット
スロットであることをP/Cフィールドが示す場合には、
ゲート162及び164が開き、SGNフィールドがアドレスバ
ス168-Rに与えられてSGNフィールドにより識別されるユ
ーザに割当てられた部分142-Tのロケーションを読みと
らせ、ゲート162でバス18においてゲートさせ、エンキ
ュア44(図4)に与えられる。SGNにより識別されるユーザ
に与えられるべきデキュア46から入るパケットビットは
そのスロットがパケットスロットであることをP/Cビッ
トが示すときバス168-W上のSGN値をゲートするロジック
部分166-Pを介してバス168-Wに与えられる受信部142-R
のアドレスに書込まれる。これらビットはこのロケーシ
ョンの内容が読取られて受信ロジック156に与えられる
ときユーザに与えられる。

【００５６】ここでは回線タイプ通信を、1つのユー
ザ、例えばモジュール2-iに接続されるユーザUi-1及び
モジュール2-jに接続されるユーザUi-3の間につくり、2
個の回線スロットx1及びx2がユーザUi-1に、またy1及び
y2がユーザUi-3に割当てられるものとする。

【００５７】モジュール2-iのスキャナ14-iは発呼ユー
ザアドレス及び被呼ユーザアドレスを含む呼出要求パケ
ットをパケットスロットを介してサービスモジュール2-
Sに送る。この呼出要求パケットに応じてサービスモジ
ュールのプロセッサ16-SがパケットPiをモジュール2-i
に、そしてパケットPjをモジュール2-jに送る。これら
パケットは通信を確立するために必要なパラメータを含
み、この通信に対しTDMバス4-i及び4-jに割当てられ
る、例えばtd1及びtd2であるTDMスロット番号を含む。
プロセッサ16-Sは回線接続に対するスロットロケーショ
ンを管理し保持する。少くとも1つのパケットバースト
がこの回線接続の形成及び解消のためにTDMバス4-1〜4-
N及び4-Sに使用可能として残っていなければならない。

【００５８】本発明の他の例では、これらスロット割当
は各プロセッサに与えられたスロット番号の管理を割当
てることによりユーザインターフェース内のプロセッサ
により行われる。

【００５９】パケットPi及びPjはプロセッサ17-i及び17
-jに入り、これらプロセッサが次のテーブルI及びIIに
示すようにテーブル134-i及び134-j並びに138-i及び138
-jを更新する。

【００６０】 テーブルI 回線割振りテーブル 134-i 134-j アドレスtd1:Cを1にセット アドレスtd1:Cを1にセット スロット番号＝x1 スロット番号＝y1 アドレスtd2:Cを1にセット アドレスtd2:Cを1にセット スロット番号＝x2 スロット番号＝y2 テーブルII 構 成 テ ー ブ ル 138-i 138-j アドレスx1:制御P/C＝1 アドレスy1:制御P/C＝1 (回線モード) SGN＝ユーザ1 SGN＝ユーザ2 CTDA＝モジュール2-j CTDA＝モジュール2-i アドレスx2:制御P/C＝1 アドレスy2:制御P/C＝1 (回線モード) SGN＝ユーザ1 SGN＝ユーザ2 CTDA＝モジュール2-j CTDA＝モジュール2-i これらテーブルが更新されると通信が確立される。

【００６１】周期Tは2048個のTDMスロットを含むから、
スロット番号は11ビットである。その上位6桁のビット1
0〜5は周期T内のバースト番号を表わし、ビット4及び3
はこのバースト内のミニバースト番号を表わし、下3桁
のビット2、1、0は一つのミニバースト内のバイト番号
を表わす。現在のバーストBcに属する夫々の時間スロッ
トtdにおいて、回線割振テーブル134はアドレスtd＋Aで
アクセスされてデータを受ける時間スロットtd＋Aにお
いて通信の用意をする。これは同一の時間スロットにつ
いてのXMITデータがハイブリッドスイッチの時間遅延の
ため、そのハイブリッドスイッチに早めに与えられるこ
とを意味する。

【００６２】夫々のtd現在時間スロットにおいて、この
td＋Aアドレスが回線割振テーブル134に加えられ、Cビ
ットがこのアドレスされたロケーションから読取られて
32ビットシフトレジスタ184に入力される。時間td＋Aは
少くとも1つの回線通信に割当てられうるバーストBaに
属する。シフトレジスタ184のこの32ビットはOR回線185
に与えられる。回線割振テーブル134内のバーストBaに
対応する位置のすべてが読取られると、レジスタ137の
ビット0〜4は1となりこれらビットに応答するデコーダ1
86がANDゲート188の一方の入力187を活性にしてDラッチ
190のC入力端上のライン132からのクロック信号をゲー
トする。従ってこのラッチ190はその出力ライン191にこ
のラッチのD入力端に接続されるORゲート185の出力ライ
ン192の信号の値を有する信号を与える。その結果、バ
ーストBaについて回線割振テーブル内の1である少くと
も1個のビットCがあれば、Dラッチ190の出力信号は1に
セットされ、CBRビットがCONTROL UP EVENラインを介
し、ライン191に接続される一入力端及び現在バースト
の正しい位置でデコーダ196により活性化されるSEND C
BRライン193に接続された一入力端を有するANDゲート19
4を介して現在バーストBcの正しい位置に送られる。1で
あるCビットがない場合にはCBRビットは送られない。

【００６３】デコーダ196により決定される現在バース
トの他の時間においてラインCHECKCBG 197が活性化され
てANDゲート198を条件づける。これはCONTROL DOWNラ
イン42からのCBGビットが1にセットされたかどうかを検
査する。

【００６４】ロジック182はライン200上の割振テーブル
124から読出されたCビットにより、テーブル134から読
出されてアドレスバス140のバス201に与えられるスロッ
ト番号をゲートするために制御される(Cビットが0であ
ればパケットスケジューラ163からのアドレスはバス140
上でゲートされる)。テーブル138へのアクセスごとに、
読取られたCTDAフィールドがライン132上のクロック信
号の制御によりシフトレジスタアセンブリ202に入力さ
れる。シフトレジスタアセンブリ202はCTDAフィールド
内の1ビットにつき1個のシフトレジスタを含み、各シフ
トレジスタは8段である。

【００６５】制御回路204はアセンブリ202内のシフトレ
ジスタの内容が同一であるかどうかを検査する。1であ
るレジスタ137内のビット0、1、2で決まるバーストBa内
のミニバースト時間の終りに、デコーダ186がライン205
を活性化する。ライン132からのクロック信号はANDゲー
ト209を介して32Dラッチアセンブリ206のC入力端上でゲ
ートされる。マルチプレクサ208はシフトレジスタアセ
ンブリ内に共通CTDA値があればそれを或いは有効CTDAビ
ットがなければ「0」ビットを、レジスタ135のビット3
及び4で示され、かつバス210にあるミニバースト番号に
よって選ばれた8個のDラッチ206-1，206-2，206-3又は2
06-4のD入力端へとゲートする。

【００６６】 ビット4 3＝0 0 CTDAビット又は0ビットをラッチ206-1 にロードする 0 1 CTDAビット又は0ビットをラッチ206-2 にロードする 1 0 CTDAビット又は0ビットをラッチ206-3 にロードする 1 1 CTDAビット又は0ビットをラッチ206-4 にロードする。

【００６７】Dラッチ206の内容はデコーダが現在バース
トBcの終了後の選ばれた時点でSENDCTDAライン196を活
性化するとき並直列変換回路212に転送され、この並直
列変換回路212の内容はライン132上のクロック信号の制
御によりCONTROL UP ODDライン37-Cにシフトされる。

【００６８】夫々のtd時間において、SGNフィールドが
あればそれ又は0ビットがゲート166-Cによりアドレスバ
ッファアセンブリ216にゲートされる。このアドレスバ
ッファはライン132のクロック信号により制御される。
このSGNフィールド内のビット数に等しい数の32ビット
シフトレジスタを含む。

【００６９】バス218から与えられるSGN又は0ビットは
アセンブリ216のレジスタにシフトされる。ロジック220
はバーストBaが回線バーストであることを示すDラッチ1
91からの出力信号及びライン214からのSEND CTDA信号
に応答してアドレスバス168-R及び222-W上にアドレスバ
ッファ216の左側からの32個のアドレスをゲートし、ゲ
ート162及び164を閉じる。バッファ142のXMIT部分から
読取られるXMITデータはDATA UPライン44-Cに送られる
べき数としてXMITバッファ224に入力される。バッファ2
24はライン132上のクロック信号により制御される1デー
タビット当り1個の8段シフトレジスタを含む。バス222-
Wからのアドレスは1アドレスビットに1個であってライ
ン132のクロック信号により制御されると共にスイッチ
ング及び伝送遅れにより決まる数の段を有するシフトレ
ジスタを含むバッファ226で分配バッファの受信部分142
-Rへの書込アドレスとして与えられるべく緩衝される。
この分配バッファにレジスタ228に入るDATA DOWNバス4
4からのデータが書込まれる。回線スイッチ通信はそれ
に含まれるモジュール内でテーブル134及び138における
スロット割振をキャンセルするために呼出解放パケット
を送るサービスモジュール内のプロセッサにより終了さ
れる。

【００７０】図9はスイッチバスインターフェース6を示
す。本発明の好適な実施例においては、パケットバスイ
ンターフェース32及びスキャナ14間のインターフェース
ライン8上のビット時間bt-8は60ナノ秒(ns)であり、こ
れはTDMバス4の夫々30nsである2個のビット時間bt-4に
対応する。夫々の60nsに等しいビットにおいて、1つの
データバイト(8ビット)がDATA UP又はDATA DOWNバス4
0-P，40-C又は44を介してバス8に移されそして30nsに等
しい各半ビット時間において半分のバイト(4ビット)がD
ATA UP又はDATA DOWNバス20又は22を介してバス4に移
される。スイッチバスインターフェース6の機能はビッ
ト時間アダプテーションを行うことである。CONTROL U
P EVENライン36-P及び36-CはOR回路250に与えられ、CO
NTROL UP ODDライン37-P及び37-CがOR回路252に与え
られる。

【００７１】マルチプレクサ回線254はCONTROL UPライ
ン24上のOR回路250及び252の出力ライン251及び253から
のビットストリームを各ライン251及び253からの1ビッ
トを交互にすることにより合流させる。図10に示すよう
に、CONTROL UPライン上のバースト時間は32×2＝64ビ
ット時間bt-4を含む。b0，b2〜b10のような偶数番号の
これらビット時間はPRDAビットを運ぶために用いられ、
ビットb12はS/Rビットを運ぶために割当てられ、ビット
14はCBRビット用に、そしてビットb16〜b62はCONTROL
UP EVENライン36-C及び36-PからのPBCビットをパリテ
ィ制御ビットを運ぶために用いられる。

【００７２】b13，b19〜b29，b25〜b45のような奇数番
号のビット時間はCONTROL UP ODDライン37-P又は37-C
から入るバースト時間の夫々のミニバーストに割当てら
れるCTDAビットを運ぶために用いられる。b1，b17，b3
3，b49は0にセットされ、b15，b13，b47，b63はCTDAフ
ィールドに関連するパリティビットを運ぶために用いら
れる。

【００７３】CONTROL DOWNライン22上のバースト時間
のフォーマットを図10(c)に示す。偶数番号のビット時
間のみを図示する。偶数番のビット時間b0〜b10はNTDA
ビットに割当てられ、b12は0にセットされ、b14はCBGビ
ットに割当てられ、ビット16〜46はPBCビットに割当て
られ、ビットb48〜b58はNODAビットに割当てられ、ビッ
ト60は0にセットされ、そしてビットb62はパリティビッ
トである。DATA UPバス40-P及び44-CはOR回路256に与
えられ、その出力バス258が4ビットDATA UPバス20にお
いてマルチプレクサ259により多重化される。CONTROL
DOWNライン26は60nsの周期でライン42にビットストリー
ムを発生するデマルチプレクサ260に与えられる。DATA
DOWNバス22はDATA DOWNバス44にデータバイトを発生
するデマルチプレクサ264に与えられる。ライン28から
の同期信号はライン45に同期信号を発生するデマルチプ
レクサ262に与えられる。

【００７４】ハイブリッドスイッチ1を図11に示す。こ
れはデータスイッチマトリクス300、PBCスイッチマトリ
クス302及び図12について述べるスイッチ制御回路304を
含む。データスイッチマトリクス300は選ばれたDATA U
Pバス20-1〜20-N又は20-Sをパケットビット転送用のバ
ースト時間中又は回線ビット転送用のミニバースト時間
中に選ばれたDATA DOWNバス22-1〜22-N又は22-Sに接続
されうるようにする。周知のごとく、データスイッチマ
トリクス300は複数のスイッチ(図示せず)を含み、これ
らスイッチはCONTROL UPライン24-1〜24-N又は24-Sか
らの構成ターゲット装置アドレスに応じて閉じる。CONT
ROL UPライン24-1〜24-N及び24-Sは装置306-1〜306-N
及び306-Sに接続される。

【００７５】図11には装置306-1のみを示す。これはラ
イン308からの30ns周期のTDMビットクロック信号により
制御される直並列変換回路308を含む。夫々のミニバー
スト時間において直並列変換回路308内で組立てられるC
TDAフィールドはデマルチプレクト309を介してレジスタ
312にゲートされる。装置306-1〜306-N及び306-S内のレ
ジスタ312の内容は選ばれたDATA UP及びDATA DOWNバ
ス及び対応するCONTROL UPライン24-1〜24-N及び24-S
及びPBCスイッチマトリクス302の出力ライン318-1〜318
-N及び318-Sの接続を制御するためにバス341-1〜314-N
及び314-Sを介してデータスイッチマトリクス300及びPB
Cスイッチマトリクス302に与えられる。各回路306-1〜3
06〜N及び306-Sにおいてデマルチプレクサ309は各バー
スト内のCBRビットをレジスタ320に、そしてPRDA S/R
ビットをレジスタ322に与える。レジスタ320及び322の
内容はスイッチ制御回路304に与えられる。

【００７６】図11においては回路306-1内のレジスタ320
及び324からの出力ライン324-1及び出力バス326-1のみ
を示している。

【００７７】図12について述べるが、このスイッチ制御
回路304は各モジュールに送られるべきNTDA及びNODAア
ドレス値を発生する。モジュール2-1についてのNTDAア
ドレス値はバス328-1に与えられ、NODAアドレス値はバ
ス330-1に、そしてCBGビットがライン332-1に与えられ
る。これらはレジスタ334-1，336-1，338-1に記憶され
る。各モジュールについて1個の回路340-1があり、これ
はレジスタ334-1，336-1，338-1からのビットを配列す
るマルチプレクサ342及びライン308からの同期信号の制
御によりライン346-1にそれらを直列化する並直列変換
回路344を含む。マルチプレクサ348-1〜348-n及び348-S
は選ばれたCONTROL UPラインからのビットストリーム
及びライン346-1〜346-N及び348-Sからのビットストリ
ームを組合せて図10(c)に示すようにCONTROL DOWNライ
ン24-1〜24-N及び24-Sに制御ダウンビットストリームを
発生する。

【００７８】インターフェース通信モジュールのすべて
を同期化するために、スイッチ制御回路304が125マイク
ロ秒の同期信号を送る。物理的なインターフェースを最
少とするために、この同期信号はバースト時間同期信号
を有する1本のライン308で多重化され、その結果の信号
がクロック分配回路350に与えられる合成同期信号であ
り、この回路350はライン308からの同期信号に応答して
その信号をライン28-1〜28-N及び28-Sを介して各モジュ
ールに再駆動する。

【００７９】スイッチ制御回路304は周波数1/Tのクロッ
ク回線362からライン361に出るクロック信号に応答して
ライン308に合成同期信号を、そしてライン364及び368
に制御信号を与えるシーケンサ360を含む。バースト時
間はユーザインターフェースモジュールの数(N＋1)に1
を加えたものに少くとも等しいサイクル数に分割され
る。各サイクルにおいてシーケンサ360はサイクル数に
対応するアドレスをバス366に与える。

【００８０】好適な実施例ではモジュール2-1〜2-N及び
2-Sからのパケット転送要求は(N＋1)×(N＋1)個の記憶
位置を含む要求マトリクスメモリ370にログされる。行
i、列jの記憶位置Sijが1であることはソースモジュール
2-jがターゲットモジュール2-iに向けた係属中の要求を
有していることを示し、0が係属中の要求のないことを
示す。

【００８１】各モジュール2-1〜2-N及び2-Sにおけるパ
ケットインターフェース12はバス326-1〜326-N及び326-
Sによりスイッチ制御回路に与えられるPRDAフィールド
及びS/Rビットを介して任意のバースト時間に要求を送
る。これら要求は要求マトリクス更新回路372に入り、
この回路がそれに応じて要求マトリクスを更新する。

【００８２】選択アルゴリズムは選択プロセッサ374に
よりNTDA及びNODAフィールドを発生するために走行す
る。サービスされるべき要求に対し等しいチャンスを与
える任意のアルゴリズムを使用することが可能である。

【００８３】各サイクルにおいて、このアルゴリズムは
各バースト時間Bjにおいて要求マトリクスの行について
行われ、これが読取られてマスク回路376を介して選択
プロセッサ374に与えられる。各バースト時間において
処理される第1行は変化し、スタートアドレスが順次1だ
け増加し、選択アルゴリズムはフェアであり、そしてマ
スクがブランク(例えば「すべて0」にセット)となる。
かくしてこれは後述するように好適にはq＝1である前の
バースト時間B(j−q)においてCBRビットが活性でない限
り、第1行について不活性である。これは読取られて選
択プロセッサ374に与えられる行がマスクにより変えら
れないことを意味する。このマスクはマトリクスのコラ
ムの数に等しい数の位置を含む。このマトリクスから読
取られてマスク回路376に与えられる行はマスクの一つ
の位置が1であると、その位置に対応するコラムの値が0
にセットされるから変更されうる。

【００８４】選択プロセッサはバス378を介して与えら
れるマスクされた行内で、バス366によりアドレスされ
る基本フェアネスマトリクス380又は相補フェアネスマ
トリクス384から読取られる他のN＋1ビットパターンに
より与えられる位置の後にはじめに生じる「1」を選択
し、そして各サイクルで読取られる行をバス382及び386
を介して選択プロセッサに与える。基本フェアネスマト
リクス380は行がバースト時間において第1行として処理
されたときソースモジュールとして選ばれたモジュール
のインジケーションを記憶し、相補フェアネスマトリク
ス384は各サイクルにおいてソースモジュールとして選
ばれるモジュールのインジケーションを記憶する。これ
らはマトリクス更新回路389により更新される。マスク
は1つの行が処理されるときソースモジュールの各選択
時に更新されて同一のモジュールが1つのバースト時間
中にソースモジュールとして数回選択されることがない
ようにする。これは選択プロセッサに与えられる行内容
がマスクにより変わることを意味する。このマスクはバ
ス388を介して選択プロセッサにより更新される。

【００８５】NTDA及びNODAレジスタ390，392はN＋1段を
含み各段が1つのモジュール2-1〜2-N及び2-Sに割当てら
れる。これらはそれらの出力バス328-1〜328-N，328-S
及び330-1〜330-N，330-Sに、選択プロセッサ374により
各バースト時間において決定されるNTDA及びNODAフィー
ルドを与える。これらフィールドは選択アルゴリズムが
完了するとき同一のバースト時間Bjにおいて送られ、或
いは次のバーストBj＋1において送られることが出来
る。後者の場合にはこれらモジュールにより受けられる
NTDAフィールドから発生されるCTDAフィールドはバース
ト時間Bj＋2において送られ、対応するデータバースト
はデータスイッチマトリクス300及び制御スイッチマト
リクス302における接続がCTDAフィールドに応じてつく
られるようにバースト時間Bj＋3において送られる。

【００８６】モジュールから出る回線バースト要求はパ
ケットバースト要求に対し優先する。回線切換えは接続
が決定された時点で行われなければならない。回線バー
スト要求はもしあれば、それらがCBRライン320-1〜320-
Nに与えられると直ちにサービスされねばならない。こ
のモジュール2-Sはスキャナ14を含まないから、そのた
めのCBRラインはない。これらCBRラインはそれらが活性
のときに前述のように「すべて0」であるブランク値と
は異なる初期値にマスクをセットするために図13に示す
マスク回路376に与えられる。このマスク回路は要求マ
トリクス内のコラムの数に等しい数の位置を含み、一つ
の位置が1となると、連続する行がバースト時間にマス
ク回路を介して選ばれたプロセッサに与えられるとき対
応する列の要求セットが選ばれないようになる。このよ
うにバースト時間において回線バースト要求を出したソ
ースモジュールについてのパケット要求がこのバースト
中は選択されない。CBRライン320-1〜320-NもNTDA及びN
ODAフィールドの内容がCBRライン320の活性であるモジ
ュールに送られないようにするために夫々NTDA及びNODA
レジスタ390，392の位置1〜Nに与えられる。

【００８７】かくして、この回路接続は1つのバースト
について回路接続に含まれるモジュールから出るパケッ
ト要求はそのバーストについてNTDA及びNODA情報の発生
を生じさせる選択プロセスにおいて考慮されないから、
マスク動作により自動的に許可される。このマスク動作
の他のものでは、CBRビットで示される回線接続に含ま
れるターゲットモジュールに対応するマトリクスの行は
NTDA/NODA情報がCBRビットの制御により送られないよう
にする代りにマスクされ、すなわち「1」にセットされ
うる。CBRビットは遅延回路394-1〜Nに与えられ、ライ
ン332-1〜332-NにCBGビットとして送られる。

【００８８】図13に示すマスク回路376はN＋1段400-1〜
400-N，400-Sを有するマスクレジスタ400を含む。CBRビ
ットが前のバースト時間B(j−1)において1にセットされ
る場合を除き、各バースト時間Bjのはじめに「0」にセ
ットされる。CBRライン320-1〜320-NはDラッチ402-1〜4
02-NのD入力端に夫々与えられ、「0」がDラッチ402-Sの
D入力端に与えられる。ライン308からのバースト時間ク
ロック信号はこれらラッチのC入力端に与えられる。か
くして、各バースト時間のはじめにラッチ402-1〜402-S
のＱ出力端の出力信号が、CBRラインが1にセットされる
場合を除き、0にセットされる。Dラッチ402の出力ライ
ン404-1〜404-N，404-Sはバースト時間のはじめにマス
クレジスタ400の内容を初期化するためにORゲート406-1
〜406-N，406-Sの一方の入力に与えられる。

【００８９】次にバースト時間中その内容は選択プロセ
ッサからのライン388-1〜388-N又は388-Sの信号により
示されるようにマトリクス370の1行が処理されるごとに
選ばれるモジュールの関数として変化される。例えばラ
イン388-1の活性信号はモジュール2-1がソースモジュー
ルとして選ばれることを示す。ライン388-1〜388-N，38
8-Sは夫々ORゲート406-1〜406-N，406-Sの第2入力端に
与えられる。ORゲート406の出力ラインはマスクレジス
タ400の段400-1〜400-N，400-Sの入力に与えられる。マ
スクレジスタ400の各段の内容はライン408-1〜408-N，4
08-Sによりインバータ410-1〜410-N，410-Sに与えられ
る。ANDゲート412-1〜412-N，412-Sはインバータ(INV)
410-1〜410-N，412-Sからの出力信号により条件づけら
れる。xをバースト時間の各サイクルで読取られる行の
番号とすると、値Sx1〜SxN，SxSをゲートするためにラ
イン371-1〜371-N，371-Sから要求マトリクスの行が読
取られる。かくして、マスクされた行がANDゲート412-1
〜412-N，412-Sによりバス378に与えられる。

【００９０】選択アルゴリズムが1行について走行する
たびに行番号がそのバースト時間サイクル中に選ばれて
いれば選ばれたターゲットモジュールを示し、選ばれた
要求のコラム番号がソースモジュールを示す。

【００９１】

【発明の効果】本発明の装置は以上のように次のような
利点を有するスイッチング構成(1)を介して通信コント
ローラのアダプタのようなインターフェース通信モジュ
ール間の回線及びパケットトラヒックの混合を行う： ―回線及びパケットトラヒック間の逆帯域幅がなく、回
線トラヒック及びパケットトラヒック間の帯域幅のスプ
リットは動的である。 ―スイッチング装置自体の内側には回線パス用のマーク
テーブルがなく、マーク情報はインターフェース通信モ
ジュール内に保持される。これにより、バックアップス
イッチング装置のマークテーブルを更新する必要がない
ため故障許容目的に2個のスイッチング装置を用いる通
信ノードに本発明を用いるとき1つのスイッチング装置
からバックアップスイッチング装置への機能の切換えが
非常に簡単になる。回線トラヒックはインターフェース
通信モジュール内のマークテーブルに示されるようなバ
ーストを用い、そして回線交換が2個のインターフェー
ス通信モジュール間で行われるとき与えられたバースト
時間で他のインターフェース通信モジュールは回線交換
を行わずパケットの転送を行うことが出来る。これは従
来のTDMマルチポイントバス及び従来のスイッチ装置で
は可能ではない。本発明の利点は2つのトラヒックタイ
プに共通であって回線及びパケット情報が切換えられる
べきとき回線交換及びパケット転送について同一の方法
でターゲットアドレスをピギイバックすることからなる
ルーティング表示により得られる。回線バーストについ
ての帯域幅の使用を最適にするために回線再割振を数T
周期で終わる回線通信内で回線交換に割当てられた4ミ
ニバーストだけで行うことが出来る。

【図面の簡単な説明】

【図１】本発明のハイブリッド装置を用いる通信ノード
のブロック図。

【図２】インターフェース通信モジュール2-i及びハイ
ブリッドスイッチ1の間のロジックインターフェースを
示す図。

【図３】インターフェース通信モジュールのブロック
図。

【図４】図3のデータ記憶及び制御回路30，31の詳細
図。

【図５】図3のパケットバスインターフェース32の詳細
図。

【図６】図7及び図8と合成されて図3のスキャナ14を示
す第1部分の図。

【図７】図6及び図8と合成されて図3のスキャナ14を示
す第2部分の図。

【図８】図6及び図7と合成されて図3のスキャナ14を示
す第3部分の図。

【図９】図3のスイッチバスインターフェース6を示す
図。

【図１０】図9のCONTROL UP EVEN、CONTROL UP OD
D、CONTROL UP及びCONTROL DOWNライン上のビットマ
ッピングを示す図。

【図１１】図1のハイブリッドスイッチ1を示す図。

【図１２】図11のハイブリッドスイッチ1の制御部304を
示す図。

【図１３】図12のマスク回路376を示す図。

【符号の説明】

1 ハイブリッドスイッチ 2 インターフェース通信モジュール 4 時分割多重バス U ユーザ 6 バスインターフェース 8 入力/出力バス 12 パケットトラヒックインターフェース 14 スキャナ 16 マイクロプロセッサ 17 メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル、オルサティ フランス国カーニュ、シュール、メー ル、アレー、デ、ブロー、11、ル、ドフ ァン、ブル‐アー (72)発明者 ジル、トゥボル フランス国ビルヌーブ、ルーベ、レ、ザ スパラ 、バー、ア、シュマン、デ、ピ エール、ノアール（番地なし) (72)発明者 ファブリス、ベルプランカン フランス国ル、オー、ドゥ、カーニュ、 リュ、エム、プロバンサル、25 (72)発明者 フランソワ、ニコラ フランス国ビルヌーブ、ルーベ、レ、ラ ンタナ、ニュメロ、７、 レ、アモ、デ ュ、ソレイユ （番地なし) (56)参考文献 特開 昭63−48031（ＪＰ，Ａ)

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】スイッチング手段並びに夫々入力バス及び
   出力バスを通じて前記スイッチング手段に接続された複
   数のインターフェース通信モジュールを具備し、前記イ
   ンターフェース通信モジュールの各々が少くとも1個の
   パケット情報処理ユニットを有し、前記インターフェー
   ス通信モジュールの少なくとも2つが回線情報処理ユニ
   ットを有し、パケット情報又は回線情報の転送が、周期
   Tをb個のバーストBjに分割したスロットtd (但し0≦j≦
   b−1であり、各スロットは回線又はパケット情報バイト
   を搬送できる幅を有する)内にインターフェース通信モ
   ジュール間で実行出来るようにするために、前記スイッ
   チング手段が前記入力バスを前記出力バスに選択的に接
   続する能力を有するパケット/回線スイッチング装置に
   おいて、 前記スイッチング手段内に配置された選択手段と、 前記インターフェース通信モジュールの前記選択手段に
   よる選択を禁止する禁止手段と、 前記回線情報処理ユニットの各々に設けられた回線情報
   転送イネーブル手段とを含み、 前記選択手段は前記インターフェース通信モジュール内
   の前記パケット情報処理ユニットから前記入力バスを介
   して受け取られたパケット転送要求に応答して次のバー
   スト時間B(j＋p) (但しpは1以上の整数)の間にやり取り
   されるパケット情報に関するソースモジュール及びター
   ゲットモジュールよりなるインターフェース通信モジュ
   ール対を各バースト時間Bjの間に選択し、 前記禁止手段は前記インターフェース通信モジュール内
   の前記回線情報処理ユニットから前記入力バスを介して
   受け取られた回線転送要求に応答して各バースト時間Bj
   の間に前記インターフェース通信モジュール対を選択
   し、且つ前記インターフェース通信モジュール内の前記
   回線情報処理ユニットから前記入力バスを介して1バー
   スト時間B(j−q) (但しqは1以上の整数)に受け取られた
   回線転送要求に応答して該回線転送要求の発信元のイン
   ターフェース通信モジュールがバースト時間Bjの間前記
   選択手段によりソースモジュール及びターゲットモジュ
   ールとして選択されるのを阻止し、 前記回線情報転送イネーブル手段は前記ソースモジュー
   ル内の回線情報処理ユニットがバースト時間B(j−q)の
   間に回線転送要求を送った場合回線情報をバースト時間
   B(j＋p)の間に前記ソースモジュール内の前記回線情報
   処理ユニットからターゲットモジュール内の回線情報処
   理ユニットへ転送させることを特徴とするパケット/回
   線スイッチング装置。
2. 【請求項２】前記入力バスの各々が、 前記パケット及び回線情報処理ユニットに接続され前記
   スイッチング装置にパケット又は回線情報を与えるデー
   タバス入力手段と、 前記パケット及び回線情報処理ユニットに接続されパケ
   ット又は回線転送要求及び前記データバス入力手段に与
   えられたパケット又は回線情報の転送先であるターゲッ
   トモジュールを識別するスイッチング制御情報を含む入
   力制御情報を前記スイッチング手段に与えるための制御
   バス入力手段を備えることを特徴とする請求項1に記載
   のパケット/回線スイッチング装置。
3. 【請求項３】前記出力バスの各々が、 前記スイッチング装置に接続され各バースト時間B(j＋
   p)の間に前記スイッチング装置により転送された回線又
   はパケット情報をターゲットモジュールに与えるための
   データバス出力手段と、 前記スイッチング装置に接続され出力制御情報を前記イ
   ンターフェース通信モジュールに与える制御バス出力手
   段を備え、 前記出力制御情報はバースト時間Bjの間に前記インター
   フェース通信モジュールがソースモジュールとして選ば
   れたとき該インターフェース通信モジュールからのパケ
   ット情報の送信先であるターゲットモジュールの識別情
   報及びバースト時間Bjの間に前記インターフェース通信
   モジュールがターゲットモジュールとして選ばれたとき
   該インターフェース通信モジュールがパケット情報をも
   らうソースモジュールの識別情報を含み、前記ターゲッ
   トモジュールの識別情報は前記パケット情報処理ユニッ
   トにより受け取られスイッチング制御情報が導出される
   ことを特徴とする請求項2に記載のパケット/回線スイッ
   チング装置。
4. 【請求項４】データバス入力手段及びデータ出力手段が
   並列データバスを構成し、 制御入力バス手段及び制御出力バス手段が直列リンクを
   構成し、 前記インターフェース通信モジュールの各々はスイッチ
   バスインターフェース手段を構成し、 該スイッチバスインターフェース手段は、前記データバ
   ス入力手段に各バースト時間B(j＋p)の間に前記パケッ
   ト又は回線情報処理ユニットからパケット又は回線情報
   を送り、前記スイッチング装置から受け取られた情報を
   前記パケット又は回線情報処理ユニットに与える手段、
   前記パケット及び回線情報処理ユニットからの入力制御
   情報を多重化し、この情報を前記制御バス入力手段の直
   列リンク上に直列に与える多重化手段並びに前記回線及
   びパケット情報処理ユニット内にあって出力制御情報を
   受けるための受信手段を備えていることを特徴とする請
   求項3に記載のパケット/回線スイッチング装置。
5. 【請求項５】前記インターフェース通信モジュールの各
   々内の回線処理ユニットが複数の回線ユーザに結合さ
   れ、同一又は異なるインターフェース通信モジュールに
   結合された回線ユーザ間の回線タイプ接続をセットアッ
   プ又は解除するために接続及び切断制御パケットを送る
   ための手段を含むことを特徴とする請求項1ないし4のい
   ずれかに記載のパケット/回線スイッチング装置。
6. 【請求項６】前記スイッチング装置は前記インターフェ
   ース通信モジュールからの接続及び切断要求パケットに
   応答して前記接続及び切断要求パケットの制御のもとで
   この接続期間中に該接続に含まれているインターフェー
   ス通信モジュールを接続する入力バス及び出力バスを介
   して送られるフレーム内の周期Tの選ばれたバースト内
   の少くとも1つのスロットtdを前記スイッチング手段に
   割振ることによりユーザ間の回線タイプ接続を管理する
   回線スイッチング制御手段を含むことを特徴とする請求
   項5に記載のパケット/回線スイッチング装置。
7. 【請求項７】前記回線スイッチング制御手段は前記イン
   ターフェース通信モジュールからの前記接続要求パケッ
   トに応答して前記接続制御パケットを該接続に含まれる
   インターフェース通信モジュールに送り、前記接続に含
   まれるインターフェース通信モジュールに送られる接続
   制御パケットは割振られたスロットtdの番号を識別する
   情報、前記インターフェース通信モジュールに結合され
   たユーザの識別情報及びターゲットモジュールの識別情
   報を含むことを特徴とする請求項6に記載のパケット/回
   線スイッチング装置。
8. 【請求項８】前記各回線情報処理手段の各々は回線情報
   伝送手段、回線情報受信手段、第1記憶手段、第2記憶手
   段、アドレス手段、回線転送要求送信手段、ゲート手
   段、アキュムレータ手段及び活性化手段を含み、 前記第1記憶手段は周期T内のスロットtdの数と同数の記
   憶位置を有し、各記憶位置がスロットtdの番号に対応
   し、前記第1記憶手段の内容が前記インターフェース通
   信モジュールにより受け取られた接続及び切断制御パケ
   ットに応答して前記割振られたスロットtdの番号で識別
   される前記第1記憶手段内の位置にユーザ識別情報を記
   憶するように更新され、かつ接続期間中にフラグビット
   を該スロットが回線接続に割当てられたことを示す値に
   セットし、 前記第2記憶手段は前記インターフェース通信モジュー
   ルに結合された回線ユーザの最大数に等しい数の記憶位
   置を有し、各ユーザについて少くとも1個の記憶位置を
   含み、前記接続及び切断制御パケットに応答して前記タ
   ーゲットモジュール及びユーザの識別情報を接続期間中
   にユーザに割当てられた位置に記憶し、前記アドレス手
   段は前記第1記憶手段の記憶位置を順次アドレスするた
   めのアドレスを発生し、 前記回線転送要求送信手段はバーストB(j＋p)のスロッ
   トtdの番号に対応する前記第1記憶手段の記憶位置から
   読出されたフラグビットに応答して、バーストB(j＋p)
   のスロットtdが回線転送に割振られたことを少くとも1
   個のフラグビットが示す場合に、バーストB(j−q)に対
   応するスロットの終りで回線転送要求を送り、 前記ゲート手段は前記第1記憶手段のアドレスされた記
   憶位置から読出された情報に応答して当該スロットが回
   線接続に割振られたことをフラグビットが示す場合に、
   読取ユーザ識別情報で前記第2記憶手段をアドレスし、 前記アキュムレータ手段は前記第2記憶手段から読出さ
   れたバーストB(j＋p)に対応するターゲットモジュール
   があればその識別情報に応答して制御バス入力手段にタ
   ーゲット情報を与え、 前記活性化手段は前記第2記憶手段から読出されたユー
   ザの識別情報に応答して前記受信及び前記送信手段を活
   性化して前記データ入力バス手段に回線ユーザ情報を与
   え或いは周期T内の適正なバースト時間に前記データ出
   力バス手段から回線ユーザ情報を受け取ることを特徴と
   する請求項7に記載のパケット/回線スイッチング装置。
9. 【請求項９】前記回線ユーザが周期Tのフレーム内で前
   記スロットtdの幅より大きい幅のスロットが少なくとも
   1個各ユーザに割当てられているシリアルリンクを介し
   て前記インターフェース通信モジュールの前記回線情報
   処理ユニットに結合され、前記第1記憶手段内のユーザ
   の識別情報は前記シリアルリンク上でユーザに割当てら
   れたスロットの番号を含むことを特徴とする請求項5な
   いし8のいずれかに記載のパケット/回線スイッチング装
   置。
10. 【請求項１０】前記第2記憶手段は周期T内のスロットの
    数と同数の記憶位置を含むことを特徴とする請求項9に
    記載のパケット/回線スイッチング装置。
11. 【請求項１１】1つのバースト時間が個別のターゲット
    モジュールを識別する個別スイッチング制御情報により
    制御される数個の回線交換に割振られることを特徴とす
    る請求項5ないし9のいずれかに記載のパケット/回線ス
    イッチング装置。