JPH07111517A - 通信ノード用スイッチングシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ユーザインターフェースモジュール間の回路
形式情報の交換やモジュール間のパケット形式情報の転
送を可能にする。 【構成】 ハイブリッドパケットおよび回路スイッチン
グシステムはＴＤＭバス４−１〜４Ｎ上のユーザインタ
ーフェースモジュール２−１〜２−Ｎからのパケットお
よび回路トラヒックの混合、パケット情報の転送または
回路情報の交換を行う。回路交換またはパケット転送は
夫々一定数のバイトを含む、周期Ｔのバースト内でＴＤ
Ｍバスにおいて同期的に行われ、バーストはスイッチ１
で切換えられる。この切換えを制御するための、パケッ
トおよび回路バーストに共通のルーティング表示があ
り、パケットバーストについてのターゲットモジュール
アドレスをピギイバックして行われる。回路バースト割
振りに必要なマークテーブルはユーザインターフェース
モジュールに配置される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信ノード内の複数の
アダプタまたはユーザインターフェースモジュール間で
混合され、かつ交換または転送されるべきパケットおよ
び回路形式のトラヒックを可能にするハイブリッドスイ
ッチングシステムに関する。

【０００２】

【従来の技術および課題】本発明は数個のアダプタが回
路またはパケット形式の情報を交換または転送を行うこ
とが出来るように相互接続されるべきそれらアダプタを
含む高使用可能度通信ノードに用いられる。

【０００３】そのような環境には、この機能を行うため
にいくつかの方法がある。

【０００４】従来の一つの方法は、これらアダプタをリ
ンクする２本の専用バスを設け、その１本を回路形式の
交換に、他方をパケット形式の転送に用いることであ
る。この方法はすべての制御およびバス資源のコピーを
必要とする高使用可能度環境で使用する場合に複雑なバ
ス構造を必要とする。

【０００５】他の方法はこれらアダプタが接続される分
岐並列バスを設け、パケットおよび回路形式情報を混合
するものである。この方法は多数の入力／出力インター
フェースを必要とし、アダプタのプラグ切換を困難にす
る。

【０００６】本発明の目的は通信ノードにおけるユーザ
インターフェースモジュール間での回路形式情報の交換
またはこれらモジュール間でのパケット形式情報の転送
を可能にするハイブリッドスイッチングシステムを提供
することである。

【０００７】本発明の他の目的は動的にバンド幅を回路
およびパケットトラヒック間に分けることが出来るよう
にするそのようなハイブリッドスイッチングシステムを
提供することである。

【０００８】本発明の更に他の目的は、ユーザインター
フェースモジュール間の回路交換がそれらモジュール間
のパケット転送に対し優先権を有するようにし、回路交
換とパケット転送について同一のルーティング表示を用
いさせるそのようなハイブリッドスイッチングシステム
を提供することである。

【０００９】

【課題を解決するための手段及び作用】本発明による通
信ノード用のハイブリッドパケットおよび回路のスイッ
チングシステムはユーザインターフェースモジュール間
に接続をつくるためのスイッチング装置を含み、各モジ
ュールは入力バスと出力バスを介してこのスイッチング
装置に接続され、更に少くとも１個のパケット情報処理
ユニットと、回路情報処理ユニットを含む。このスイッ
チング装置は夫々が回路またはパケット情報バイトを担
うことの出来るスロットｔｄを有する。ｊを０とｂ−１
の間とした一定数ｂのバースト時間Ｂｊに分割される周
期Ｔのフレーム内でユーザインターフェースモジュール
間のパケットまたは回路情報の転送を行うために選択的
に入力バスを出力バスに接続しうる。

【００１０】このスイッチングシテムは次の要件を含
む：このスイッチング装置に配置される選択装置。この
装置は入力バスを介してユーザインターフェースモジュ
ール内のパケット情報処理ユニットから入るパケット転
送要求に応じて、各バースト時間Ｂｊにおいて発信モジ
ュールとこのモジュールの間で、ｐを１以上の整数とす
ると次のバースト時間Ｂ（ｊ＋ｐ）においてパケット情
報の転送を行うターゲットモジュールを含むユーザイン
ターフェースモジュール対を選択する。

【００１１】禁止装置。この装置はｑを１以上の整数と
するとバースト時間Ｂ（ｊ−ｑ）において入力バスを介
してユーザインターフェースモジューメ内の回路情報処
理ユニットから入る回路転送要求に応じてこの回路転送
要求を出したモジュールがパケット転送用の発信および
ターゲットモジュールとして上記選択装置により選ばれ
ることがないようにする。

【００１２】上記夫々の回路情報処理ユニット内にある
回路情報転送可能化装置。この装置は上記発信モジュー
ル内の回路情報処理ユニットがバースト時間Ｂ（ｊ−
ｑ）において回路転送要求を出したときバースト時間Ｂ
（ｊ＋ｐ）において発信モジュール内の回路情報処理ユ
ニットからターゲットモジュール内の回路情報処理ユニ
ットに回路情報を転送させる。

【００１３】

【実施例】図１は本発明のハイブリッドスイッチング機
構を含む通信ノードの概略図である。

【００１４】このハイブリッドシステム機構の機能はユ
ーザが回路形の情報の交換またはパケット形情報の転送
を行うことが出来るようにユーザを相互に接続すること
である。情報の交換は２個のユーザ間で両方向の情報転
送を意味する。これらユーザはユーザインターフェース
モジュール２−１，２−２，…，２−Ｎに接続される。
各モジュールは時分割多重バス４−１〜４−Ｎ上のハイ
ブリッドスイッチ４１を介して転送されるべき情報をア
レンジする。各モジュールは複数のユーザＵに接続され
ることが出来、それらユーザＵ−１，Ｕ−２，Ｕ−３，
Ｕ−Ｎは夫々モジュール２−１，２−２，２−３，２−
Ｎに接続されるように図１に示されている。

【００１５】図１においてユーザインターフェースモジ
ュール２−１の要素のみが示されているが、他のモジュ
ールも同一である。

【００１６】これらはバスインターフェース６を含み、
これがバス８からの異なる形式の情報がＴＤＭバス４−
１にまたはそれから与えられうるようにする。

【００１７】バス８はパケットトラヒックインターフェ
ース１２と、ユーザＵ−１に与えられるスキャナ１４の
入力／出力バスである。

【００１８】パケットトラヒックインターフェースはパ
ケット情報処理ユニットであり、スキャナは回路情報処
理ユニットである。

【００１９】ユーザインターフェースモジュールはメモ
リ１７に記憶されたプログラムを行うマイクロプロセッ
サ（μＰ）１６を更に含む。スキャナ１４とマイクロプ
ロセッサ１６はパケットトラヒックインターフェース１
２に与えられてユーザＵ−１およびマイクロプロセッサ
１６に対するすべてのパケットトラヒックを処理する。

【００２０】好適な実施例ではスキャナ１４は周期Ｔ＝
１２５マイクロ秒のフレームを送ることの出来るシリア
ルリンクを介してユーザＵ−１に接続される。以降の連
続するフレームにおいて、多数のデータスロットｔｌが
データ速度により各ユーザに割振られる。１個のデータ
スロットが６４ｋビット／秒以下のデータ速度を有する
ユーザに割当てられ、２個のデータスロットが１２８ｋ
ビット／秒以下のデータ速度をもつユーザに割当てら
れ、以下同様である。

【００２１】フレームは、関連づけうるユーザの数が６
４ｋビット／秒で動作する１２８個となるように最大で
１２８個のデータスロットを含む。

【００２２】ユーザはそれらに割当てられたデータスロ
ット内でパケット形情報または回路形情報を送受するこ
とが出来る。

【００２３】更に、通信ノードはパケットトラヒックの
処理に必要な要素のみを含むサービスモジュール２−Ｓ
を含む。これら要素は同じ参照番号に添字Ｓを付して示
す。

【００２４】図２は論理ＴＤＭバスインターフェース４
を示す。ハイブリッドスイッチ１を介しての転送はバー
ストにより行われる。図２に示すように周期Ｔには与え
られた数ｂのバーストＢ０−Ｂ（ｂ−１）がある。この
数は本発明の適用により決まる。特定の実施例では、こ
のｂは６４であり、各バーストは３２バイトである。こ
れらデータバーストはユーザインターフェースモジュー
ル２からハイブリッドスイッチ１へのデータアップライ
ン２０およびハイブリッド１からユーザインターフェー
スモジュール２へのデータダウンライン２２により与え
られる。

【００２５】スイッチ１におけるスイッチング動作は制
御アップ情報２４により制御され、この制御アップ情報
２４は次のものを含む：ＳＥＴパケット要求装置アドレ
ス（ＳＥＴ ＰＲＤＡ）。これは要求されたパケット転
送をハイブリッドスイッチがスケジュールしうるように
するためハイブリッドスイッチに対しユーザインターフ
ェースモジュールにより活性化される。ＲＥＳＥＴパケ
ット要求装置アドレス（ＲＥＳＥＴ ＰＲＤＡ）。これ
は転送終了時にユーザインターフェースモジュールによ
り活性化される。パケットバースト制御ＰＢＣ。これは
次のような、データアップラインを介して送られるデー
タバーストを適格とする情報を含む。 ・メッセージの第１バースト ・メッセージの最終バースト ・バーストが３２バイトより小さければバイトカウン
ト。 回路バースト要求ＣＢＲ。これは回路バースト転送を要
求するためにスキャナにより活性化される。構成ターゲ
ット装置アドレスＣＴＤＡ。これはバーストの宛先を保
持する。これは各バーストに対し関連づけられたＣＴＤ
Ａに応じてそのバーストをルーティングする。

【００２６】ハイブリッドスイッチ１はユーザインター
フェースモジュールに制御ダウン情報２６を与える。こ
の情報は次のものを含む：ハイブリッドスイッチにより
発生される次の発信装置アドレス／次のターゲット装置
アドレスＮＯＤＡ／ＮＴＤＡ。ＮＯＤＡはデータダウン
ライン上の次のデータバーストを与えるべきモジュール
を示す。ＮＴＤＡはデータアップライン上の次のデータ
バーストを与えるべきモジュールを示す。ＮＴＤＡ情報
はパケットバーストについてＣＴＤＡ情報を発生するた
めに用いられる。回路バースト用のＣＴＤＡ情報はスキ
ャナから発生される。回路バースト転送を制御するため
にハイブリッドスイッチにより発生される回路バースト
許可ＣＢＧ。データダウンライン上のパケットバースト
を適格とする情報を含むパケットバースト制御ＰＣＢ。
好適な実施例では制御アップ情報は１本のワイヤ上で多
重化され、制御ダウン情報も物理的インターフェースを
簡潔にするため１本のワイヤ上で多重化される。

【００２７】更に、例えば図２に示すバーストＢ１のよ
うな回路バーストは夫々のミニバーストに関連する４個
の構成ターゲット装置アドレスＣＴＤＡにより示される
４個の異なったターゲットモジュールに関連づけられる
４個のミニバーストＭＢ１，ＭＢ２，ＭＢ３，ＭＢ４を
含むことが出来る。

【００２８】また、ハイブリッドスイッチは同期化情報
２８を与える。

【００２９】図３はユーザインターフェースモジュール
２のブロック図であり、またどの図が異なるブロックを
より詳細に示すかを示している。

【００３０】パケットトラヒックインターフェースはデ
ータ記憶手段３０を含み、この手段に、転送されるべき
パケットメッセージが図４に示すように緩衝される。こ
のデータ記憶手段４はバス３４とデータ記憶制御回路３
１を介してパケットバスインターフェース３２に接続さ
れる。

【００３１】パケットバスインターフェース３２につい
て図５を参照して説明する。

【００３２】これはバス２８を介してスイッチバスイン
ターフェース６に接続される。バス８はＣＯＮＴＲＯＬ
ＵＰ ＥＶＥＮおよびＯＤＤライン３６−Ｐと３７−
Ｐ並びにＤＡＴＤ ＵＰバス４０−Ｐを含み、Ｐはパケ
ットを表わす。スイッチバスインターフェース６はライ
ン４２にＣＯＮＴＲＯＬ ＤＯＷＮ情報を与え、これが
ＤＡＴＡ ＤＯＷＮバス４４に入る各バーストを配布す
るべくパケットバスインターフェース３２とスキャナ１
４に与えられる。このスキャナはＤＡＴＡ ＵＰライン
４４−Ｃに回路形式バーストをそしてＣＯＮＴＲＯＬ
ＵＰ ＥＶＥＮおよびＯＤＤライン３６−Ｃと３７−Ｃ
に制御情報を与える。Ｃは回路を表わす。

【００３３】またバス８は同期化ライン４５を含み、こ
れがパケットバスインターフェース３２とスキャナ１４
に与えられる。

【００３４】スイッチバスインターフェース６はバス４
と８の間のインターフェースである。これについては図
７で説明する。

【００３５】モジュール２−１〜２−Ｎおよび２−Ｓで
あってここに２−ｉで示すモジュールの部分であるデー
タ記憶および制御回路３０，３１を図４について説明す
る。データ記憶回路３０は複数のメッセージ待ち行列を
含み、これら待ち行列はユーザまたはマイクロプロセッ
サに送られるべき、あるいはユーザまたはマイクロプロ
セッサにより受信されるべきメッセージを組立てるため
にメモリに組込まれている。これら待ち行列は２つのセ
ットに分けられ、夫々のセットがインターフェースモジ
ュールの数に等しい数すなわちＮ＋１個の待ち行列を含
む。第１のセット４０はラインインバウンド待ち行列Ｌ
ＩＱ−１〜ＬＩＱ−ＮおよびＬＩＱ−Ｓを含み、これら
にモジュール２−１〜２−Ｎおよび２−Ｓからモジュー
ル２−ｉに入るべきメッセージがリンクされ、待ち行列
とされる。これは、ラインインバウンド待ち行列が割当
てられたモジュールから入るパケットメッセージを記憶
するために夫々のユーザインターフェースモジュールお
よびサービス装置に割当てられることを意味する。

【００３６】第２の待ち行列セット４２はラインアウト
バウンド待ち行列ＬＯＱ−１〜ＬＯＱ−ＮおよびＬＯＱ
−Ｓを含み、それらに、ユーザＵ−ｉまたはマイクロプ
ロセッサからモジュール２−ｉにより送られるべきメッ
セージが連鎖され待ち行列とされる。また、各ラインア
ウトバウンド待ち行列はユーザインターフェースモジュ
ール２−１〜２−Ｎおよび２−Ｓに割当てられる。

【００３７】周知のごとく、待ち行列制御ブロックＱＣ
Ｂは図４に示すように各待ち行列に割当てられる。これ
らブロックは、第１メッセージ、最終メッセージ、待ち
行列エンプティ、メッセージ転送の制御に必要なバイト
カウントのような制御情報を含む。

【００３８】モジュール２−ｉにより送られるべきメッ
セージは、新しいメッセージが待ち行列に入れられる
（エンキューされる）たびに待ち行列制御ブロックの内
容を変化させるエンキュー機構４４によりその宛先モジ
ュールの関数として選ばれるＬＯＱ待ち行列内でエンキ
ューされる。

【００３９】モジュール２−ｉに入るべきメッセージ
は、メッセージがデキューされるたびにデキュー操作を
スケジュールし、待ち行列制御ブロックを更新するよう
に待ち行列制御ブロック内の待ち行列状態情報に応答す
るデキュー機構４６によりＬＩＱ待ち行列からデキュー
される。

【００４０】このブロック３０は本発明の範囲外である
から概略的にのみ示している。

【００４１】制御回路３１において待ち行列状態ロジッ
ク５０はバス５２から入るＬＯＱ待ち行列４２の待ち行
列制御ブロック内の待ち行列制御情報に応答する。ＬＯ
Ｑの状態がエンプティ状態から非エンプティ状態に変わ
るたびに、待ち行列状態ロジック５０が例えば有効ビッ
トＶを伴ったＴＲＡＮＳＭＩＴ ＭＲＸレジスタ５４に
ついてのＭＥＳＳＡＧＥ ＲＥＡＤＹ内のＬＯＱ−ｊ＝
宛先−ｊのような待ち行列識別（これは宛先モジュール
に対応する）を与える。

【００４２】ＭＲＸレジスタ５４の内容は並列バスイン
ターフェース５６を介してバス３４に与えられる。

【００４３】ＭＥＳＳＡＧＥ ＥＮＤ（ＥＯＭ）レジス
タ５８は宛先モジュール例えば有効ビットＶを有するモ
ジュール２−Ｊへ最終メッセージが転送されていること
を示す。レジスタＥＯＭ５８の内容はバス５０を介して
待ち行列状態ロジック５０に送られて待ち行列ＬＯＱ−
ｊの待ち行列制御ブロックを更新する。

【００４４】待ち行列４２の内の特定のＬＯＱ、例えば
ＬＯＱ−ｋについての送信要求はＴＲＡＮＳＭＩＴ Ｒ
ＥＱＵＥＳＴ ＸＢＲレジスタ６２内のインターフェー
ス５６により与えられる。この要求は有効ビットＶを有
するＬＯＱ−ｋに対応する宛先モジュールの識別を含
む。このレジスタ６２の内容はバス６４を介してＬＯＱ
ＲＥＡＤロジック回路６４に与えられ、これにより３２
バイトのパケットバーストが識別されたＬＯＱ−ｊから
読取られそしてパケットバースト制御情報と共にバス６
６とインターフェース５６を介してバス３４に与えられ
るようにする。これらデータバーストはバス３４のデー
タライン６８に与えられ、ＰＢＣ情報は制御ライン７０
にシリアルに与えられる。このＰＢＣ情報は待ち行列制
御ブロックから抽出される。これはデータバーストを適
格とする。これは次のような情報を含む： ―メッセージの第１バースト ―メッセージの最終バースト ―有効バースト ―バイトカウント（通常３２バイトであり、最終バース
トではそれより少くなりうる） 受信側ではＬＩＱ ＷＲＩＴＥロジック回路６８がこれ
により選ばれるＬＩＱに受信したデータバーストを書込
ませるためにインターフェース５６とバス７６を介して
バス３４のデータライン６８と制御ライン７４からデー
タおよび制御情報を受ける。

【００４５】パケットバスインターフェース３２とスイ
ッチバスインターフェース６を含む組立体が下記段階に
より、パケット切換および回路切換トラヒックを同時に
調整する： ―データ記憶情報３０とハイブリットスイッチ１の間の
パケット切換えトラヒックプロトコルを処理し、 ―スキャナ１４がこれとハイブリッドスイッチ１との間
の先制回路切換トラヒックプロトコルを処理しうるよう
にする。

【００４６】この原理はパケットと回路トラヒック間
で、回路切換トラヒックの要求により決まる比をもって
共用されるべきハイブリッドスイッチ１の帯域幅を共用
しうるようにする。この共用は、回路トラヒック対パケ
ットトラヒックの比が動的に変化しうるから、アダプテ
ィブである。回路切換トラヒックの先制はその周期性に
より与えられる拘束条件を反映する。他方、パケット切
換トラヒックは周期性の制約を伴うことなく使用可能な
基本にもとづき行うことが出来る。

【００４７】図２に示すように、ハイブリッドスイッチ
を介してのデータ転送はパケット切換トラヒック並びに
回路切換トラヒックについてバーストにより行われる。
バースト状のデータのスライスによりハイブリッドスイ
ッチ１の多数ユーザ動作モードが可能であり、また同一
媒体上でのパケットおよび回路トラヒック間の共用が可
能となる。

【００４８】ハイブリッドスイッチ１を介して送られる
データバーストは同期的に転送される。これは「バース
ト時間」と呼ばれる連続した時間窓スロットの定義を思
い起させるものである。任意の与えられたバースト時間
をパケットデータバーストまたは回路データバーストの
転送に使用しうる。

【００４９】これらの転送はスイッチバスインターフェ
ース６を介してハイブリッドスイッチに要求される。ハ
イブリッドスイッチはその競合を解決し、回路切換トラ
ヒックにパケット切換トラヒックよりも高い優先度を与
えてバースト時間にもとづきそれら転送を許可する。

【００５０】パケットバスインターフェース３２を図５
に示す。これは並列バスインターフェース８０を含み、
これが一方の側で制御回路３１（図４）に対するバス３
４に、そして他方の側でパケットバスインターフェース
自体に接続する。

【００５１】並列バスインターフェース５６と８０の機
能はバス３４を介してのレジスタとメモリの内容の転送
をスケジュールすることからなる。

【００５２】ＭＲＸレジスタ５４の内容はパケットバス
インターフェース３２内のＭＲＸレジスタ８２にコピー
される。ＰＲＤＡロジック回路８４はレジスタ８２にセ
ットされた活性検査ビットＶに応じてＭＲＸレジスタ８
２の内容をＰＲＤＡレジスタ８６に転送する。

【００５３】ＰＲＤＡレジスタ８６は宛先フィールドを
含み、これにパケット要求装置アドレスとセット／リセ
ットビットＳ／Ｒが入れられる。パケット要求装置アド
レスは制御回路３１内の待ち行列状態ロジック５０によ
りエンプティから非エンプティへ状態が変化するＬＯＱ
待ち行列内のメッセージの宛先モジュールのアドレス、
または最終バーストが送られた宛先モジュールのアドレ
スであり、これはＭＥＳＳＡＧＥ ＥＮＤ（ＥＯＭ）ロ
ジック８８により検出される。Ｓ／Ｒビットは１にセッ
トされると新しいパケット転送要求がスケジュールされ
るべきことをハイブリッドスイッチ１に知らせ、そして
最終バーストが送られるとき０にリセットする。

【００５４】ＰＲＤＡレジスタ８６の内容はＣＯＮＴＲ
ＯＬ ＵＰ ＥＶＥＮライン３６−Ｐに与えられるべき
制御アップ情報の一部である。

【００５５】後述するように、このハイブリッドスイッ
チは各バースト時間において、夫々１個の発信モジュー
ルと１個のターゲットモジュール（宛先モジュール）か
らなるモジュール対を選ぶためにスケジュールアルゴリ
ズムを走行させる。バースト時間例えばＢｊにおいて選
ばれたモジュール間の有効データ転送はＰ＞１として次
のバースト時間Ｂ（ｊ＋ｐ）において生じる。

【００５６】各バースト時間において、各モジュールは
選ばれあるいは選ばれない。もし選ばれるとすると、そ
れは次のために選ばれる。 ―ターゲットモジュールへのデータ送信のみ。 ―発信モジュールからのデータ受信のみ。 ―ターゲットモジュールにデータを送り、かつ発信モジ
ュールからデータを受ける。 ハイブリッドスイッチが１つのバースト時間中にこのス
ケジュールアルゴリズムを走行させているとき、それは
バースト時間にもとづき伝送を許可する。各バースト時
に要求を出すモジュールがその所定の宛先の１つにデー
タバーストを送りうるようにする。この許可はスケジュ
ールアルゴリズムにより生じる。各バースト時にハイブ
リッドスイッチは各モジュールにＣＯＮＴＲＯＬ ＤＯ
ＷＮライン２６を介してＮＥＸＴ ＴＡＲＧＥＴ ＤＥ
ＶＩＣＥ ＡＤＤＲＥＳＳ／ＮＥＸＴ ＯＲＩＧＩＮ
ＤＥＶＩＣＥ ＡＤＤＲＥＳＳ ＮＴＤＡ／ＮＯＤＡを
送る。この情報はバスインターフェース２６を介してＣ
ＯＮＴＲＯＬ ＤＯＷＮライン４２に送られる。

【００５７】各モジュールにおいて、受信されたＮＴＤ
Ａ情報は次のバースト時間にデータバーストを送られる
べきモジュールのアドレスを含みまたはそのモジュール
が発信モジュールとして選ばれていない場合にはすべて
「０」を含む。受信ＮＯＤＡ情報は次のバースト時間に
データバーストを出すアドレスを含み、あるいはそのモ
ジュールがターゲットモジュールとして選ばれていない
ときは「すべて０」である。

【００５８】ハイブリッドスイッチのパイプラインアー
キテクチャにより、ＮＴＤＡ／ＮＯＤＡアドレスにより
示される許可と実際のデータ転送との間には、本発明の
適用によりきまる固定回数ｐの時間バーストがありう
る。

【００５９】各バースト時間においてライン４２がＮＴ
ＤＡおよびＮＯＤＡ情報とパケットバースト制御情報Ｐ
ＢＣからなるシリアル情報を与える。

【００６０】このシリアル情報は直並列変換回路９０に
入力される。直並列変換されるとＮＴＤＡフィールドが
レジスタ９２に、ＮＯＤＡフィールドがレジスタ９４
に、そしてＰＢＣフィールドがレジスタ９６に与えられ
る。

【００６１】ＮＴＤＡレジスタ９２の内容はＴＲＡＮＳ
ＭＩＴ ＢＵＲＳＴ ＲＥＱＵＥＳＴロジックＸＢＲ９
８に与えられ、このＸＢＲがＮＴＤＡアドレス値をデコ
ードする。

【００６２】ＮＴＤＡフィールドが「すべて０」ではな
く、そのモジュールが次のバースト時間Ｂ（ｊ＋ｐ）中
の転送に含まれる発信モジュールとして選ばれることを
意味する場合には、ＸＢＲロジック９８がＮＴＤＡレジ
スタの内容を活性有効ビットＶと共にＸＢＲレジスタ１
００に与える。レジスタ１００の内容はインターフェー
ス８０、バス３４およびインターフェース５６を介して
制御回路３１内のレジスタ６２に与えられて宛先モジュ
ールのアドレスにより選ばれたＬＯＱ待ち行列から送信
バッファ１０２に、バス６６、インターフェース５６、
バス３４、インターフェース８０およびバス１０４を介
してのデータバースト転送を開始させる。送信データバ
ッファ１０２にこのデータバーストと関連する制御ビッ
トＰＢＣとが入れられる。

【００６３】ＣＴＤＡフィールドのサイズは１つのバー
スト時間に４個のＣＴＤＡ値を送りうるようにする。パ
ケット切換転送では１つのターゲットモジュールを識別
する４個の同一のＣＴＤＡ値がそのターゲットモジュー
ルに送られるべきデータバーストと共に送られる。

【００６４】ＸＢＲレジスタ９８はＮＴＤＡレジスタ９
２の内容を構成ターゲット装置アドレスＣＴＤＡレジス
タ１０８に転送すべくライン１０６を活性化する。この
ＣＴＤＡレジスタの内容は並直列変換回路１１０に与え
られ、ＣＴＤＡビットがＣＯＮＴＲＯＬ ＵＰ ＯＤＤ
ライン３７−Ｐに順次送られる。

【００６５】また、ライン１０６上の活性信号は送信バ
ッファ１０２からＤＡＴＤ ＵＰバス４０−Ｐへのデー
タバーストおよびＯＵＴ ＰＢＣレジスタ１１４への制
御ビットＰＢＣをゲートするために送信ロジック回路１
１２に与えられる。

【００６６】ＰＲＤＡレジスタ８６とＯＵＴ ＰＢＣレ
ジスタ１１４の内容は並直列変換回路１１６に与えられ
てＣＯＮＴＲＯＬ ＵＰ ＥＶＥＮライン３６−Ｐに順
次送られる。

【００６７】ＭＥＳＳＡＧＥ ＥＮＤロジック８８は送
信バッファ１０２から読取られるバースト制御情報ＰＢ
Ｃに応答し、ＮＴＤＡにより識別される宛先モジュール
についての最終バーストがＮＴＤＡアドレスを活性有効
ビットと共にＥＯＭレジスタ１１５に、ＰＲＤＡロジッ
ク８４により０にセットされたＳ／Ｒビットと共にＰＲ
ＤＡレジスタに与えるべくバス４０−Ｐに転送される時
を検出する。

【００６８】レジスタ１１５の内容はインターフェース
８０、バス３４およびインターフェース５６を介して制
御回路３１内のＥＯＭレジスタ５８に与えられる。

【００６９】受信側では各バースト時間Ｂｊにおいて受
信したＮＯＤＡフィールドがＮＯＤＡロジック１１８に
よりデコードされる。このロジック１１８はこのフィー
ルドが「すべて０」ではなく、そのモジュールがＮＯＤ
Ａフィールドにより識別される発信モジュールから次の
バースト時間Ｂｊ＋ｐにおいてデータバーストを受ける
ものであることを検出したときにライン１２０を活性化
する。ライン１２０はＲＥＣＥＩＶＥロジック１２２を
活性化し、そしてこのロジック１２２がＤＡＴＡ ＤＯ
ＷＮライン４４から入る次のデータバーストとレジスタ
９６内のＰＢＣフィールドを待ち行列４０の内の選ばれ
たＬＩＱ待ち行列にバス１２６を介して与えられるべき
受信バッファ１２４に記憶させる。ＬＩＱ待ち行列はバ
ス１２６に受信ロジック１２０を介して与えられるＮＯ
ＤＡアドレスに応じて書込制御ロジック６８により選ば
れる。

【００７０】パケットトラヒックインターフェースの動
作のすべては、８４，８８，９８，１１８，１１２，１
２２のような各ロジック回路、並直列変換回路１１０と
１１６および直並列変換回路９０にバースト同期パルス
とビットクロックパルスに与える同期化ロジック１２８
によりタイミングをとられる。図５にはバースト同期お
よびクロックラインは示されていない。

【００７１】スキャナ１４を図６、７及び８を参照して
説明する。これらの図面には本発明に必要な要素しか示
されていない。

【００７２】ユーザは受信リンク１３０−Ｒと送信リン
ク１３０−Ｔを含むシリアルリンク１３０を介してこの
スキャナに接続される。前述のように周期Ｔにおいてシ
リアルリンク１３０−Ｒと１３０−Ｔ上の多数のスロッ
トＳｌが夫々のユーザに割当てられる。少くとも１個の
データスロットと１個の信号スロットが回路切換モード
で動作しうるユーザに割当てられ、データスロットの数
はユーザ速度により決まるものであって２つのユーザ間
での回路形ビットの交換に用いられ、信号スロットはユ
ーザ間の通信を行い、あるいはそれを停止するための呼
出し制御情報を運ぶために用いられる。

【００７３】図６〜８において、スキャナ１４の要素の
参照数字には添字を付していない。特定のモジュール２
−１〜２−Ｎの一つの要素を示すために添字１〜Ｎを参
照数字に付して示す。

【００７４】スキャナ１４において回路スケジューラ
は、６０ns周期をもつＣＬＫライン１３２上のＴＤＭビ
ットクロック信号をとり出すためにライン４５からの同
期信号に応答するタイマ１２９と、Ｔ周期内の夫々６０
nsであるビット時間ｔｄをカウントするカウンタ１３１
とを含んでいる。Ｔ周期には２０４８個のビット時間ｔ
ｄがある。カウンタ１３１の現在値はバス１３１−１を
介して１１ビットレジスタ１３５に与えられる。カウン
タ１３１はまたバス１３２−２に１１ビットレジスタ１
３７にロードされるカウンタ値Ｔｄ＋Ａを与える。Ａは
一定数のｔｄに等しく、後述するようにハイブリッドス
イッチ１により決まる。

【００７５】タイマ１２９は、ＴＤＭバス４とハイブリ
ッドスイッチ１を介して通信するモジュールのすべてが
同一の時間基準を有するようにＴ同期信号で永久的に同
期化される。

【００７６】スキャナ１４は更に、出力バス１３６上の
レジスタ１３７により与えられるアドレスによりアドレ
スされる回路割振りテーブル１３４と、アドレスバス１
４０によりアドレスされる構成テーブル１３８と、送信
部分１４２−Ｔおよび受信部分１４２−Ｒからなる分配
バッファ１４２と、を含む。

【００７７】回路割振テーブル１３４と構成テーブル１
３８の内容はテーブル更新バス１４６を介してマイクロ
プロセッサ１７により更新される。

【００７８】分配バッファ１４２の夫々の部分は１ユー
ザについて少くとも１個のアドレス可能ロケーションを
含む。好適な実施例においてはこれは１２８個のアドレ
ス可能ロケーションを含む。

【００７９】送信リンク１３０−ＴはＸＭＩＴロジック
１４８に与えられ、このロジックはライン４５からのＴ
同期信号とスキャナスケジューラ１５０によりこのＴ同
期信号からとり出されるライン１５１上のリンクビット
クロック信号として応答して各スロットにおいて受信さ
れたビットを直並列変換してそれらビットを送信部分１
４２−Ｔの、そのスロットを割当てられたユーザに対応
するアドレス可能ロケーションに書込む。このロケーシ
ョンのアドレスはスケジューラ１５０によりバス１５２
に与えられ、部分１４２−Ｔに書込まれるべきデータは
バス１４９を介して与えられる。

【００８０】リンク１３０の各スロット時間において、
バス１５２によりアドレスされるロケーションが部分１
４２−Ｒから読取られ、読取られたデータがライン４５
からのＴ同期信号と受信リンク１３０−Ｒに送られるべ
きライン１５１からのビットクロック信号の制御により
直並列変換されるべく受信ロジック１５６にバス１５５
を介して与えられる。

【００８１】回路割振テーブル１３４はＴＤＭバス上の
スロット時間ｔｄの数に等しいアドレス可能位置を含
み、この実施例では２０４８個のスロット時間がある。
各位置はフラグビットＣを含み、このフラグビットはＴ
ＤＭバス４上の対応するスロットが回路転送に割当てら
れるときプロセッサ１７により１にセットされ、そして
この場合にはそのＴＤＭスロット時間においてＤＡＴＡ
ＵＰライン４４−Ｃに送られるべきあるいはＤＡＴＡ
ＤＯＷＮライン４４から受信されるべき内容を有する
リンク１３０上のスロット番号をも含んでいる。

【００８２】構成テーブル１３８はスキャナに接続され
る最大数に等しい多数の、すなわち１２８個のアドレス
可能ロケーションを含む。各ロケーションは３個のフィ
ールド、すなわち制御フィールド、スロット群番号ＳＧ
Ｎフィールドおよび構成ターゲット装置アドレスフィー
ルドＣＴＤＡを含む。制御情報フィールドは、アドレス
されるロケーションがリンク１３０上のパケットビット
スロットまたは回路ビットスロットに割当てられるかを
示すＰ／Ｃフィールドを、本発明の特定の応用に使用可
能な他の情報と共に含んでいる。ＳＧＮフィールドはア
ドレスされたロケーションに対応するスロット番号に割
当てられたユーザ番号でセットされ、ＣＴＤＡフィール
ドはそのスロットが回路ビットスロットであるときター
ゲット装置のアドレスでセットされる。

【００８３】スキャナ１４に接続されるユーザについて
のパケット転送はパケットスケジューラ１６３の制御に
より分配バッファ１４２、バス１５８と１６０およびゲ
ート１６２と１６４を介して行われる。

【００８４】スケジューラ１６３はライン４５からのＴ
同期信号に応じてその出力バス１６５にＴ周期内の１２
８個のスロットの内の１つのスロットの番号に対応する
アドレスを与える。このアドレスはそのスロットが後述
するように回路通信に割当てられていないときゲートロ
ジック１８２を介してアドレスバス１４０に与えられ
る。

【００８５】テーブル１３８内のアドレスされたロケー
ションの内容が読取られる。ＳＧＮおよび制御フィール
ドは夫々バス１６７−Ｐと１６７−Ｃを介してゲートロ
ジック１６６−Ｐと１６６−Ｃに与えられる。そのスロ
ットがパケットビットスロットであることをＰ／Ｃフィ
ールドが示す場合には、ゲート１６２と１６４が開き、
ＳＧＮフィールドがアドレスバス１６８−Ｒに与えられ
てＳＧＮフィールドにより識別されるユーザに割当てら
れた部分１４２−Ｔのロケーションを読みとらせ、ゲー
ト１６２でバス１８においてゲートさせ、エンキュア４
４（図４）に与えられる。ＳＧＮにより識別されるユー
ザに与えられるべきデキュア４６から入るパケットビッ
トは、そのスロットがパケットスロットであることをＰ
／Ｃビットが示すときバス１６８−Ｗ上のＳＧＮ値をゲ
ートするロジック部分１６６−Ｐを介してバス１６８−
Ｗに与えられる受信部１４２−Ｒのアドレスに書込まれ
る。これらビットはこのロケーションの内容が読取られ
て受信ロジック１５６に与えられるときユーザに与えら
れる。

【００８６】ここでは回路形通信を、１つのユーザ、例
えばモジュール２−ｉに接続されるユーザＵｉ−１とモ
ジュール２−ｊに接続されるユーザＵｉ−３との間につ
くり、２個の回路スロットｘ１とｘ２がユーザＵｉ−１
に、またｙ１とｙ２がユーザＵｉ−３に割当てられるも
のとする。

【００８７】モジュール２−ｉのスキャナ１４−ｉは発
呼ユーザアドレスと被呼ユーザアドレスを含む呼出要求
パケットをパケットスロットを介してサービスモジュー
ル２−Ｓに送る。この呼出要求パケットに応じてサービ
スモジュールのプロセッサ１６−ＳがパケットＰｉをモ
ジュール２−ｉに、そしてパケットＰｊをモジュール２
−ｊに送る。これらパケットは通信を確立するために必
要なパラメータを含み、この通信に対しＴＤＭバス４−
ｉと４−ｊに割当てられる、例えばＴｄ１とＴｄ２であ
るＴＤＭスロット番号を含む。プロセッサ１６−Ｓは回
路接続に対するスロットロケーションを管理し保持す
る。

【００８８】少くとも１つのパケットバーストが、この
回路接続の形成および解消のためにＴＤＭバス４−１〜
４−Ｎおよび４−Ｓに使用可能として残っていなければ
ならない。

【００８９】本発明の他の例では、これらスロット割当
は各プロセッサに与えられたスロット番号の管理を割当
てることによりユーザインターフェース内のプロセッサ
により行われる。

【００９０】パケットＰｉとＰｊはプロセッサ１７−ｉ
と１７−ｊに入り、これらプロセッサが次のテーブルＩ
とIIに示すようにテーブル１３４−ｉと１３４−ｊおよ
び１３８−ｉと１３８−ｊを更新する。

【００９１】 これらテーブルが更新されると通信が確立しうる。

【００９２】Ｔ周期は２０４８個のＴＤＭスロットを含
むから、スロット番号は１１ビットである。その上位６
桁のビット１０〜５は周期Ｔ内のバースト番号を表わ
し、ビット４と３はこのバースト内のミニバースト番号
を表わし、下３桁のビット２、１、０は一つのミニバー
スト内のバイト番号を表わす。現在のバーストＢｃに属
する夫々の時間スロットＴｄにおいて、回路割振テーブ
ル１３４はアドレスＴｄ＋Ａでアクセスされてデータを
受ける時間スロットＴｄ＋Ａにおいて通信の用意をす
る。これは、同一の時間スロットについてのＸＭＩＴデ
ータがハイブリッドスイッチの時間遅延のため、そのハ
イブリッドスイッチに早めに与えられることを意味す
る。

【００９３】夫々のｔｄ現在時間スロットにおいて、こ
のＴｄ＋Ａアドレスが回路割振テーブル１３４に加えら
れ、Ｃビットがこのアドレスされたロケーションから読
取られて３２ビットシフトレジスタ１８４に入力され
る。時間Ｔｄ＋Ａは少くとも１つの回路通信に割当てら
れうるバーストＢａに属する。シフトレジスタ１８４の
この３２ビットはＯＲ回路１８５に与えられる。回路割
振テーブル１３４内のバーストＢａに対応する位置のす
べてが読取られると、レジスタ１３７のビット０〜４は
１となりこれらビットに応答するデコーダ１８６がＡＮ
Ｄゲート１８８の一方の入力１８７を活性にしてＤラッ
チ１９０のＣ入力端上のライン１３２からのクロック信
号をゲートする。従ってこのラッチ１９０はその出力ラ
イン１９１に、このラッチのＤ入力端に接続されるＯＲ
ゲート１８５の出力ライン１９２の信号の値を有する信
号を与える。

【００９４】その結果、バーストＢａについて回路割振
テーブル内の１である少くとも１個のビットＣがあれ
ば、Ｄラッチ１９０の出力信号は１にセットされ、ＣＢ
ＲビットがＣＯＮＴＲＯＬ ＵＰ ＥＶＥＮラインを介
し、ライン１９１に接続される一入力端と現在バースト
の正しい位置でデコーダ１９６により活性化されるＳＥ
ＮＤ ＣＢＲライン１９３に接続された一入力端とを有
するＡＮＤゲート１９４を介して現在バーストＢｃの正
しい位置に送られる。

【００９５】１であるＣビットがない場合にはＣＢＲビ
ットは送られない。

【００９６】デコーダ１９６により決定される現在バー
ストの他の時間においてラインＣＨＥＣＫ ＣＢＧ１９
７が活性化されてＡＮＤゲート１９８を条件づける。こ
れはＣＯＮＴＲＯＬ ＤＯＷＮライン４２からのＣＢＧ
ビットが１にセットされたかどうかを検査する。

【００９７】ロジック１８２はライン２００上の割振テ
ーブル１２４から読出されたＣビットにより、テーブル
１３４から読出されてアドレスバス１４０のバス２０１
に与えられるスロット番号をゲートするために制御され
る（Ｃビットが０であればパケットスケジューラ１６３
からのアドレスはバス１４０上でゲートされる）。テー
ブル１３８へのアクセスごとに、読取られたＣＴＤＡフ
ィールドがライン１３２上のクロック信号の制御により
シフトレジスタアセンブリ２０２に入力される。シフト
レジスタアセンブリ２０２はＣＴＤＡフィールド内の１
ビットにつき１個のシフトレジスタを含み、各シフトレ
ジスタは８段である。

【００９８】制御回路２０４はアセンブリ２０２内のシ
フトレジスタの内容が同一であるかどうかを検査する。
１であるレジスタ１３７内のビット０、１、２で決まる
バーストＢａ内のミニバースト時間の終りに、デコーダ
１８６がライン２０５を活性化する。ライン１３２から
のクロック信号はＡＮＤゲート２０９を介して３２Ｄラ
ッチアセンブリ２０６のＣ入力端上でゲートされる。マ
ルチプレクサ２０８はシフトレジスタアセンブリ内に共
通ＣＴＤＡ値があればそれを、あるいは有効ＣＴＤＡビ
ットがなければ「０」ビットを、レジスタ１３５のビッ
ト３と４で示され、かつバス２１０にあるミニバースト
番号によって選ばれた８個のＤラッチ２０６−１，２０
６−２，２０６−３または２０６−４のＤ入力端へとゲ
ートする。

【００９９】ビット４ ３＝０ ０ ＣＴＤＡビットま
たは０ビットをラッチ２０６−１にロードする。 ０ １ ＣＴＤＡビットまたは０ビットをラッチ２０６
−２にロードする。 １ ０ ＣＴＤＡビットまたは０ビットをラッチ２０６
−３にロードする。 １ １ ＣＴＤＡビットまたは０ビットをラッチ２０６
−４にロードする。

【０１００】Ｄラッチ２０６の内容はデコーダが現在バ
ーストＢｃの終了後の選ばれた時点でＳＥＮＤ ＣＴＤ
Ａライン１９６を活性化するとき並直列変換回路２１２
に転送され、この並直列変換回路２１２の内容はライン
１３２上のクロック信号の制御によりＣＯＮＴＲＯＬ
ＵＰ ＯＤＤライン３７−Ｃにシフトされる。

【０１０１】夫々のｔｄ時間において、ＳＧＮフィール
ドがあればそれまたは０ビットがゲート１６６−Ｃによ
りアドレスバッファアセンブリ２１６にゲートされる。
このアドレスバッファはライン１３２のクロック信号に
より制御される。このＳＧＮフィールド内のビット数に
等しい数の３２ビットシフトレジスタを含む。

【０１０２】バス２１８から与えられるＳＧＮまたは０
ビットはアセンブリ２１６のレジスタにシフトされる。

【０１０３】ロジック２２０は、バーストＢａが回路バ
ーストであることを示すＤラッチ１９１からの出力信号
とライン２１４からのＳＥＮＤ ＣＴＤＡ信号に応答し
てアドレスバス１６８−Ｒと２２２−Ｗ上にアドレスバ
ッファ２１６の左側からの３２個のアドレスをゲート
し、ゲート１６２と１６４を閉じる。

【０１０４】バッファ１４２のＸＭＩＴ部分から読取ら
れるＸＭＩＴデータはＤＡＴＡ ＵＰライン４４−Ｃに
送られるべき数としてＸＭＩＴバッファ２２４に入力さ
れる。バッファ２２４はライン１３２上のクロック信号
により制御される、１データビット当り１個の８段シフ
トレジスタを含む。

【０１０５】バス２２２−Ｗからのアドレスは１アドレ
スビットに１個であってライン１３２のクロック信号に
より制御されると共にスイッチングおよび伝送遅れによ
り決まる数の段を有するシフトレジスタを含むバッファ
２２６で分配バッファの受信部分１４２−Ｒへの書込ア
ドレスとして与えられるべく緩衝される。この分配バッ
ファにレジスタ２２８に入るＤＡＴＡ ＤＯＷＮバス４
４からのデータが書込まれる。

【０１０６】回路スイッチ通信は、それに含まれるモジ
ュール内でテーブル１３４と１３８におけるスロット割
振をキャンセルするために呼出解放パケットを送るサー
ビスモジュール内のプロセッサにより終了される。

【０１０７】図９はスイッチバスインターフェース６を
示す。

【０１０８】本発明の好適な実施例においては、パケッ
トバスインターフェース３２とスキャナ１４間のインタ
ーフェースライン８上のビット時間ｂｔ−８は６０ナノ
秒（ns）であり、これはＴＤＭバス４の、夫々３０nsで
ある２個のビット時間ｂｔ−４に対応する。

【０１０９】夫々の６０nsに等しいビットにおいて、１
つのデータバイト（８ビット）がＤＡＴＡ ＵＰまたは
ＤＡＴＡ ＤＯＷＮバス４０−Ｐ，４０−Ｃまたは４４
を介してバス８に移されそして３０nsに等しい各半ビッ
ト時間において半分のバイト（４ビット）がＤＡＴＡ
ＵＰまたはＤＡＴＡ ＤＯＷＮバス２０または２２を介
してバス４に移される。

【０１１０】スイッチバスインターフェース６の機能は
ビット時間アダプテーションを行うことである。

【０１１１】ＣＯＮＴＲＯＬ ＵＰ ＥＶＥＮライン３
６−Ｐと３６−ＣはＯＲ回路２５０に与えられ、ＣＯＮ
ＴＲＯＬ ＵＰ ＯＤＤライン３７−Ｐと３７−ＣがＯ
Ｒ回路２５２に与えられる。

【０１１２】マルチプレクサ回路２５４はＣＯＮＴＲＯ
Ｌ ＵＰライン２４上のＯＲ回路２５０と２５２の出力
ライン２５１と２５３からのビットストリームを各ライ
ン２５１と２５３からの１ビットを交互にすることによ
り合流させる。図１０に示すように、ＣＯＮＴＲＯＬ
ＵＰライン上のバースト時間は３２×２＝６４ビット時
間ｂｔ−４を含む。ｂ０，ｂ２〜ｂ１０のような偶数番
号のこれらビット時間はＰＲＤＡビットを運ぶために用
いられ、ビットｂ１２はＳ／Ｒビットを運ぶために割当
てられ、ビット１４はＣＢＲビット用に、そしてビット
ｂ１６〜ｂ６２はＣＯＮＴＲＯＬ ＵＰ ＥＶＥＮライ
ン３６−Ｃと３６−ＰからのＰＢＣビットをパリティ制
御ビットを運ぶために用いられる。

【０１１３】ｂ１３，ｂ１９〜ｂ２９，ｂ２５〜ｂ４５
のような奇数番号のビット時間はＣＯＮＴＲＯＬ ＵＰ
ＯＤＤライン３７−Ｐまたは３７−Ｃから入るバース
ト時間の夫々のミニバーストに割当てられるＣＴＤＡビ
ットを運ぶために用いられる。ｂ１，ｂ１７，ｂ３３，
ｂ４９は０にセットされ、ｂ１５，ｂ１３，ｂ４７，ｂ
６３はＣＴＤＡフィールドに関連するパリティビットを
運ぶために用いられる。

【０１１４】ＣＯＮＴＲＯＬ ＤＯＷＮライン２２上の
バースト時間のフォーマットを図１０（ｃ）に示す。偶
数番号のビット時間のみを図示する。偶数番のビット時
間ｂ０〜ｂ１０はＮＴＤＡビットに割当てられ、ｂ１２
は０にセットされ、ｂ１４はＣＢＧビットに割当てら
れ、ビット１６〜４６はＰＢＣビットに割当てられ、ビ
ットｂ４８〜ｂ５８はＮＯＤＡビットに割当てられ、ビ
ット６０は０にセットされ、そしてビットｂ６２はパリ
ティビットである。

【０１１５】ＤＡＴＡ ＵＰバス４０−Ｐと４４−Ｃは
ＯＲ回路２５６に与えられ、その出力バス２５８が４ビ
ットＤＡＴＡ ＵＰバス２０においてマルチプレクサ２
５９により多重化される。

【０１１６】ＣＯＮＴＲＯＬ ＤＯＷＮライン２６は６
０nsの周期でライン４２にビットストリームを発生する
デマルチプレクサ２６０に与えられる。

【０１１７】ＤＡＴＡ ＤＯＷＮバス２２はＤＡＴＡ
ＤＯＷＮバス４４にデータバイトを発生するデマルチプ
レクサ２６４に与えられる。

【０１１８】ライン２８からの同期信号はライン４５に
同期信号を発生するデマルチプレクサ２６２に与えられ
る。

【０１１９】ハイブリッドスイッチ１を図１１に示す。
これはデータスイッチマトリクス３００、ＰＢＣスイッ
チマトリクス３０２および図１２について述べるスイッ
チ制御回路３０４を含む。

【０１２０】データスイッチマトリクス３００は選ばれ
たＤＡＴＡ ＵＰバス２０−１〜２０−Ｎまたは２０−
Ｓをパケットビット転送用のバースト時間中または回路
ビット転送用のミニバースト時間中に選ばれたＤＡＴＡ
ＤＯＷＮバス２２−１〜２２−Ｎまたは２２−Ｓに接
続されうるようにする。

【０１２１】周知のごとく、データスイッチマトリクス
３００は複数のスイッチ（図示せず）を含み、これらス
イッチはＣＯＮＴＲＯＬ ＵＰライン２４−１〜２４−
Ｎまたは２４−Ｓからの構成ターゲット装置アドレスに
応じて閉じる。ＣＯＮＴＲＯＬ ＵＰライン２４−１〜
２４−Ｎおよび２４−Ｓは装置３０６−１〜３０６−Ｎ
および３０６−Ｓに接続される。

【０１２２】図１１には装置３０６−１のみを示す。こ
れはライン３０８からの３０ns周期のＴＤＭビットクロ
ック信号により制御される直並列変換回路３０８を含
む。夫々のミニバースト時間において直並列変換回路３
０８内で組立てられるＣＴＤＡフィールドはデマルチプ
レクト３０９を介してレジスタ３１２にゲートされる。

【０１２３】装置３０６−１〜３０６−Ｎおよび３０６
−Ｓ内のレジスタ３１２の内容は選ばれたＤＡＴＡ Ｕ
ＰおよびＤＡＴＡ ＤＯＷＮバスおよび対応するＣＯＮ
ＴＲＯＬ ＵＰライン２４−１〜２４−Ｎおよび２４−
ＳおよびＰＢＣスイッチマトリクス３０２の出力ライン
３１８−１〜３１８−Ｎおよび３１８−Ｓの接続を制御
するためにバス３４１−１〜３１４−Ｎおよび３１４−
Ｓを介してデータスイッチマトリクス３００およびＰＢ
Ｃスイッチマトリクス３０２に与えられる。

【０１２４】各回路３０６−１〜３０６〜Ｎおよび３０
６−Ｓにおいてデマルチプレクサ３０９は各バースト内
のＣＢＲビットをレジスタ３２０に、そしてＰＲＤＡ
Ｓ／Ｒビットをレジスタ３２２に与える。

【０１２５】レジスタ３２０と３２２の内容はスイッチ
制御回路３０４に与えられる。

【０１２６】図１１においては回路３０６−１内のレジ
スタ３２０と３２４からの出力ライン３２４−１と出力
バス３２６−１のみを示している。

【０１２７】図１２について述べるが、このスイッチ制
御回路３０４は各モジュールに送られるべきＮＴＤＡお
よびＮＯＤＡアドレス値を発生する。モジュール２−１
についてのＮＴＤＡアドレス値はバス３２８−１に与え
られ、ＮＯＤＡアドレス値はバス３３０−１に、そして
ＣＢＧビットがライン３３２−１に与えられる。これら
はレジスタ３３４−１，３３６−１，３３８−１に記憶
される。

【０１２８】各モジュールについて１個の回路３４０−
１があり、これはレジスタ３３４−１，３３６−１，３
３８−１からのビットを配列するマルチプレクサ３４２
とライン３０８からの同期信号の制御によりライン３４
６−１にそれらを直列化する並直列変換回路３４４を含
む。

【０１２９】マルチプレクサ３４８−１〜３４８−ｎお
よび３４８−Ｓは選ばれたＣＯＮＴＲＯＬ ＵＰライン
からのビットストリームとライン３４６−１〜３４６−
Ｎおよび３４８−Ｓからのビットストリームを組合せて
図１０（ｃ）に示すようにＣＯＮＴＲＯＬ ＤＯＷＮラ
イン２４−１〜２４−Ｎおよび２４−Ｓに制御ダウンビ
ットストリームを発生する。

【０１３０】ユーザインターフェースモジュールのすべ
てを同期化するために、スイッチ制御回路３０４が１２
５マイクロ秒の同期信号を送る。物理的なインターフェ
ースを最少とするために、この同期信号は、バースト時
間同期信号を有する１本のライン３０８で多重化され、
その結果の信号がクロック分配回路３５０に与えられる
合成同期信号であり、この回路３５０はライン３０８か
らの同期信号に応答してその信号をライン２８−１〜２
８−Ｎおよび２８−Ｓを介して各モジュールに再駆動す
る。

【０１３１】スイッチ制御回路３０４は周波数１／Ｔの
クロック回路３６２からライン３６１に出るクロック信
号に応答してライン３０８に合成同期信号を、そしてラ
イン３６４と３６８に制御信号を与えるシーケンサ３６
０を含む。バースト時間はユーザインターフェースモジ
ュールの数（Ｎ＋１）に１を加えたものに少くとも等し
いサイクル数に分割される。

【０１３２】各サイクルにおいてシーケンサ３６０はサ
イクル数に対応するアドレスをバス３６６に与える。

【０１３３】好適な実施例ではモジュール２−１〜２−
Ｎおよび２−Ｓからのパケット転送要求は（Ｎ＋１）×
（Ｎ＋１）個の記憶位置を含む要求マトリクスメモリ３
７０にログされる。行ｉ、列ｊの記憶位置Ｓｉｊが１で
あることは発信モジュール２−ｊがターゲットモジュー
ル２−ｉに向けた係属中の要求を有していることを示
し、０が係属中の要求のないことを示す。

【０１３４】各モジュール２−１〜２−Ｎおよび２−Ｓ
におけるパケットインターフェース１２はバス３２６−
１〜３２６−Ｎおよび３２６−Ｓによりスイッチ制御回
路に与えられるＰＲＤＡフィールドとＳ／Ｒビットを介
して任意のバースト時間に要求を送る。これら要求は要
求マトリクス更新回路３７２に入り、この回路がそれに
応じて要求マトリクスを更新する。

【０１３５】選択アルゴリズムは選択プロセッサ３７４
によりＮＴＤＡとＮＯＤＡフィールドを発生するために
走行する。サービスされるべき要求に対し等しいチャン
スを与える任意のアルゴリズムを使用することが可能で
ある。

【０１３６】各サイクルにおいて、このアルゴリズムは
各バースト時間Ｂｊにおいて要求マトリクスの行につい
て行われ、これが読取られてマスク回路３７６を介して
選択プロセッサ３７４に与えられる。各バースト時間に
おいて処理される第１行は変化し、スタートアドレスが
順次１だけ増加し、選択アルゴリズムはフェアであり、
そしてマスクがブランク（例えば「すべて０」にセッ
ト）となる。かくしてこれは、後述するように好適には
ｑ＝１である前のバースト時間Ｂ（ｊ−ｑ）においてＣ
ＢＲビットが活性でない限り、第１行について不活性で
ある。これは、読取られて選択プロセッサ３７４に与え
られる行がマスクにより変えられないことを意味する。
このマスクはマトリクスのコラムの数に等しい数の位置
を含む。このマトリクスから読取られてマスク回路３７
６に与えられる行は、マスクの一つの位置が１である
と、その位置に対応するコラムの値が０にセットされる
から変更されうる。

【０１３７】選択プロセッサはバス３７８を介して与え
られるマスクされた行内で、バス３６６によりアドレス
される基本フェアネスマトリクス３８０または相補フェ
アネスマトリクス３８４から読取られる他のＮ＋１ビッ
トパターンにより与えられる位置の後にはじめに生じる
「１」を選択し、そして各サイクルで読取られる行をバ
ス３８２と３８６を介して選択プロセッサに与える。基
本フェアネスマトリクス３８０は行がバースト時間にお
いて第１行として処理されたとき発信モジュールとして
選ばれたモジュールのインジケーションを記憶し、相補
フェアネスマトリクス３８４は各サイクルにおいて発信
モジュールとして選ばれるモジュールのインジケーショ
ンを記憶する。これらはマトリクス更新回路３８９によ
り更新される。マスクは、１つの行が処理されるとき発
信モジュールの各選択時に更新されて同一のモジュール
が１つのバースト時間中に発信モジュールとして数回選
択されることがないようにする。これは、選択プロセッ
サに与えられる行内容がマスクにより変わることを意味
する。このマスクはバス３８８を介して選択プロセッサ
により更新される。

【０１３８】ＮＴＤＡおよびＮＯＤＡレジスタ３９０，
３９２はＮ＋１段を含み各段が１つのモジュール２−１
〜２−Ｎおよび２−Ｓに割当てられる。これらはそれら
の出力バス３２８−１〜３２８−Ｎ，３２８−Ｓおよび
３３０−１〜３３０−Ｎ，３３０−Ｓに、選択プロセッ
サ３７４により各バースト時間において決定されるＮＴ
ＤＡおよびＮＯＤＡフィールドを与える。

【０１３９】これらフィールドは、選択アルゴリズムが
完了するとき同一のバースト時間Ｂｊにおいて送られ、
あるいは次のバーストＢｊ＋１において送られることが
出来る。

【０１４０】後者の場合にはこれらモジュールにより受
けられるＮＴＤＡフィールドから発生されるＣＴＤＡフ
ィールドはバースト時間Ｂｊ＋２において送られ、対応
するデータバーストは、データスイッチマトリクス３０
０と制御スイッチマトリクス３０２における接続がＣＴ
ＤＡフィールドに応じてつくられるようにバースト時間
Ｂｊ＋３において送られる。

【０１４１】モジュールから出る回路バースト要求はパ
ケットバースト要求に対し優先する。回路切換えは、接
続が決定された時点で行われなければならない。回路バ
ースト要求は、もしあれば、それらがＣＢＲライン３２
０−１〜３２０−Ｎに与えられると直ちにサービスされ
ねばならない。このモジュール２−Ｓはスキャナ１４を
含まないから、そのためのＣＢＲラインはない。

【０１４２】これらＣＢＲラインは、それらが活性のと
きに前述のように「すべて０」であるブランク値とは異
なる初期値にマスクをセットするために図１３に示すマ
スク回路３７６に与えられる。このマスク回路は要求マ
トリクス内のコラムの数に等しい数の位置を含み、一つ
の位置が１となると、連続する行がバースト時間にマス
ク回路を介して選ばれたプロセッサに与えられるとき対
応する列の要求セットが選ばれないようになる。このよ
うにバースト時間において回路バースト要求を出した発
信モジュールについてのパケット要求がこのバースト中
は選択されない。

【０１４３】ＣＢＲライン３２０−１〜３２０−Ｎも、
ＮＴＤＡおよびＮＯＤＡフィールドの内容がＣＢＲライ
ン３２０の活性であるモジュールに送られないようにす
るために夫々ＮＴＤＡおよびＮＯＤＡレジスタ３９０，
３９２の位置１〜Ｎに与えられる。

【０１４４】かくして、この回路接続は、１つのバース
トについて回路接続に含まれるモジュールから出るパケ
ット要求はそのバーストについてＮＴＤＡおよびＮＯＤ
Ａ情報の発生を生じさせる選択プロセスにおいて考慮さ
れないから、マスク動作により自動的に許可される。

【０１４５】このマスク動作の他のものでは、ＣＢＲビ
ットで示される回路接続に含まれるターゲットモジュー
ルに対応するマトリクスの行はＮＴＤＡ／ＮＯＤＡ情報
がＣＢＲビットの制御により送られないようにする代り
にマスクされ、すなわち「１」にセットされうる。

【０１４６】ＣＢＲビットは遅延回路３９４−１〜Ｎに
与えられ、ライン３３２−１〜３３２−ＮにＣＢＧビッ
トとして送られる。

【０１４７】図１３に示すマクス回路３７６はＮ＋１段
４００−１〜４００−Ｎ，４００−Ｓを有するマスクレ
ジスタ４００を含む。

【０１４８】ＣＢＲビットが前のバースト時間Ｂ（ｊ−
１）において１にセットされる場合を除き、各バースト
時間Ｂｊのはじめに「０」にセットされる。

【０１４９】ＣＢＲライン３２０−１〜３２０−ＮはＤ
ラッチ４０２−１〜４０２−ＮのＤ入力端に夫々与えら
れ、「０」がＤラッチ４０２−ＳのＤ入力端に与えられ
る。ライン３０８からのバースト時間クロック信号はこ
れらラッチのＣ入力端に与えられる。

【０１５０】かくして、各バースト時間のはじめにラッ
チ４０２−１〜４０２−ＳのＱ出力端の出力信号が、Ｃ
ＢＲラインが１にセットされる場合を除き、０にセット
される。

【０１５１】Ｄラッチ４０２の出力ライン４０４−１〜
４０４−Ｎ，４０４−Ｓはバースト時間のはじめにマス
クレジスタ４００の内容を初期化するためにＯＲゲート
４０６−１〜４０６−Ｎ，４０６−Ｓの一方の入力に与
えられる。

【０１５２】次にバースト時間中その内容は、選択プロ
セッサからのライン３８８−１〜３８８−Ｎまたは３８
８−Ｓの信号により示されるようにマトリクス３７０の
１行が処理されるごとに選ばれるモジュールの関数とし
て変化される。

【０１５３】例えばライン３８８−１の活性信号はモジ
ュール２−１が発信モジュールとして選ばれることを示
す。

【０１５４】ライン３８８−１〜３８８−Ｎ，３８８−
Ｓは夫々ＯＲゲート４０６−１〜４０６−Ｎ，４０６−
Ｓの第２入力端に与えられる。

【０１５５】ＯＲゲート４０６の出力ラインはマスクレ
ジスタ４００の段４００−１〜４００−Ｎ，４００−Ｓ
の入力に与えられる。

【０１５６】マスクレジスタ４００の各段の内容はライ
ン４０８−１〜４０８−Ｎ，４０８−Ｓによりインバー
タ４１０−１〜４１０−Ｎ，４１０−Ｓに与えられる。

【０１５７】ＡＮＤゲート４１２−１〜４１２−Ｎ，４
１２−Ｓはインバータ（ＩＮＶ）４１０−１〜４１０−
Ｎ，４１２−Ｓからの出力信号により条件づけられる。
ｘをバースト時間の各サイクルで読取られる行の番号と
すると、値Ｓｘ１〜ＳｘＮ，ＳｘＳをゲートするために
ライン３７１−１〜３７１−Ｎ，３７１−Ｓから要求マ
トリクスの行が読取られる。

【０１５８】かくして、マスクされた行がＡＮＤゲート
４１２−１〜４１２−Ｎ，４１２−Ｓによりバス３７８
に与えられる。

【０１５９】選択アルゴリズムが１行について走行する
たびに行番号が、そのバースト時間サイクル中に選ばれ
ていれば選ばれたターゲットモジュールを示し、選ばれ
た要求のコラム番号が発信モジュールを示す。

【０１６０】

【発明の効果】本発明のシステムは以上のように次のよ
うな利点を有するスイッチング構成（１）を介して、通
信コントローラのアダプタのようなユーザインターフェ
ースモジュール間の回路およびパケットトラヒックの混
合を行う： ―回路およびパケットトラヒック間の逆帯域幅がなく、
回路トラヒックとパケットトラヒック間の帯域幅のスプ
リットは動的である。 ―スイッチング装置自体の内側には回路パス用のマーク
テーブルがなく、マーク情報はユーザインターフェース
モジュール内に保持される。 これにより、バックアップスイッチング装置のマークテ
ーブルを更新する必要がないため故障許容目的に２個の
スイッチング装置を用いる通信ノードに本発明を用いる
とき１つのスイッチング装置からバックアップスイッチ
ング装置への機能の切換えが非常に簡単になる。回路ト
ラヒックはユーザインターフェースモジュール内のマー
クテーブルに示されるようなバーストを用い、そして回
路交換が２個のユーザインターフェースモジュール間で
行われるとき与えられたバースト時間で他のユーザイン
ターフェースモジュールは回路交換を行わずパケットの
転送を行うことが出来る。これは従来のＴＤＭマルチポ
イントバスおよび従来のスイッチ装置では可能ではな
い。本発明の利点は、２つのトラヒック形式に共通であ
って回路およびパケット情報が切換えられるべきとき回
路交換とパケット転送について同一の方法でターゲット
アドレスをピギイバックすることからなるルーティング
表示により得られる。回路バーストについての帯域幅の
使用を最適にするために回路再割振を、数Ｔ周期で終わ
る回路通信内で回路交換に割当てられた４ミニバースト
だけで行うことが出来る。

【図面の簡単な説明】

【図１】本発明のハイブリッドシステムを用いる通信ノ
ードのブロック図。

【図２】ユーザインターフェースモジュール２−ｉとハ
イブリッドスイッチ１との間のロジックインターフェー
スを示す図。

【図３】ユーザインターフェースモジュールのブロック
図。

【図４】図３のデータ記憶および制御回路３０，３１の
詳細図。

【図５】図３のパケットバスインターフェース３２の詳
細図。

【図６】図７および図８と合成されて図３のスキャナ１
４を示す第１部分の図。

【図７】図６および図８と合成されて図３のスキャナ１
４を示す第２部分の図。

【図８】図６および図７と合成されて図３のスキャナ１
４を示す第３部分の図。

【図９】図３のスイッチバスインターフェース６を示す
図。

【図１０】図９のＣＯＮＴＲＯＬ ＵＰ ＥＶＥＮ、Ｃ
ＯＮＴＲＯＬ ＵＰ ＯＤＤ、ＣＯＮＴＲＯＬ ＵＰお
よびＣＯＮＴＲＯＬ ＤＯＷＮライン上のビットマッピ
ングを示す図。

【図１１】図１のハイブリッドスイッチ１を示す図。

【図１２】図１１のハイブリッドスイッチ１の制御部３
０４を示す図。

【図１３】図１２のマスク回路３７６を示す図。

【符号の説明】

１ ハイブリッドスイッチ ２ ユーザインターフェースモジュール ４ 時分割多重バス Ｕ ユーザ ６ バスインターフェース ８ 入力／出力バス １２ パケットトラヒックインターフェース １４ スキャナ １６ マイクロプロセッサ １７ メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 エリク、サン、ジョルジュ フランス国ラ、ゴード、アレー、アルフ ァ、デュ、サントール、291−６ (72)発明者 ダニエル、オルサティ フランス国カーニュ、シュール、メール、 アレー、デ、ブロー、11、ル、ドファン、 ブル‐アー (72)発明者 ジル、トゥボル フランス国ビルヌーブ、ルーベ、レ、ザス パラ 、バー、ア、シュマン、デ、ピエー ル、ノアール（番地なし) (72)発明者 ファブリス、ベルプランカン フランス国ル、オー、ドゥ、カーニュ、リ ュ、エム、プロバンサル、25 (72)発明者 フランソワ、ニコラ フランス国ビルヌーブ、ルーベ、レ、ラン タナ、ニュメロ、７、 レ、アモ、デュ、 ソレイユ （番地なし)

Claims (11)

【特許請求の範囲】
1. 【請求項１】スイッチング手段と、夫々入力バスおよび
   出力バスを通じて上記スイッチング手段に接続される複
   数のインターフェース通信モジュールと、少くとも１個
   のパケット情報処理ユニットと１個の回路情報処理ユニ
   ットと、を有しており、上記スイッチング手段がパケッ
   トまたは回路情報の転送が夫々回路またはパケット情報
   バイトを搬送しうる複数のスロットｔｄを有する、Ｊを
   ０とｂ−１の間としてｂ個のバースト時間に分割される
   周期Ｔのフレームとしてユーザインターフェースモジュ
   ール間で実行しうるようにするために入力バスを出力バ
   スに選択的に接続することが可能である、通信ノード用
   スイッチングシステムにおいて、 上記スイッチング手段内に配置され、ｐを１以上の整数
   として、バースト時間Ｂｊの次のバースト時間Ｂ（ｊ＋
   ｐ）においてパケット情報を互いに転送する発信モジュ
   ールとターゲットモジュールを含むユーザインターフェ
   ースモジュール対を夫々のバースト時間Ｂｊにおいて選
   択するために上記入力バスを介してユーザインターフェ
   ースモジュール内のパケット情報処理ユニットから受け
   るパケット転送要求に応答する選択手段と、 回路転送要求を出すモジュールがバースト時間Ｂｊにお
   いて上記選択手段により発信およびターゲットモジュー
   ルとして選択されることがないようにするために、ｑを
   １以上の整数としてバースト時間Ｂ（ｊ−ｑ）において
   上記入力バスを介して上記ユーザインターフェースモジ
   ュール内の上記回路情報処理ユニットから入る回路転送
   要求に応答する禁止手段と、 各回路情報処理ユニット内にあって、上記発信モジュー
   ル内の上記回路情報処理ユニットがバースト時間Ｂ（ｊ
   −ｑ）において回路情報転送要求を出したとき、バース
   ト時間Ｂ（ｊ＋ｐ）においてターゲットモジュール内の
   回路情報処理ユニットに上記発信モジュール内の回路情
   報処理ユニットから回路情報を転送させる回路情報転送
   可能化手段とを備えたことを特徴とする通信ノード用ス
   イッチングシステム。
2. 【請求項２】前記各入力バスが、 前記パケットおよび回路情報処理ユニットに接続されて
   前記スイッチングシステムにパケットまたは回路情報を
   与えるデータバス入力手段と、 上記パケットおよび回路情報処理ユニットに接続され、
   パケットまたは回路転送情報要求および上記データバス
   手段に与えられるパケットまたは回路情報を送るべきタ
   ーゲットモジュールを識別するスイッチング制御情報を
   含む入力制御情報を上記スイッチング手段に与えるため
   の制御バス入力手段とを備えていることを特徴とする請
   求項１に記載のスイッチングシステム。
3. 【請求項３】前記出力バスの夫々が、 このスイッチングシステムに接続されて各バースト時間
   Ｂ（ｊ＋ｐ）において上記スイッチングシステムにより
   転送される回路またはパケット情報を前記ターゲットモ
   ジュールに与えるためのデータバス出力手段と、 このスイッチングシステムに接続され、バースト時間Ｂ
   ｊにおいて発信モジュールとして選ばれたときユーザイ
   ンターフェースモジュールがパケット情報を送らねばな
   らないスイッチング制御情報をとり出すパケット情報処
   理ユニットに入れられるべきターゲットモジュールの識
   別およびバースト時間Ｂｊにおいてターゲットモジュー
   ルとして選ばれたときユーザインターフェースモジュー
   ルがパケット情報を受ける発信モジュールの識別を含む
   出力制御情報をユーザインターフェースモジュールに与
   える制御バス出力手段とを備えていることを特徴とする
   請求項２に記載のスイッチングシステム。
4. 【請求項４】データバス入力および出力手段が並列デー
   タバスを含み、 前記制御バス入力および出力手段が直列リンクを含み、 夫々のユーザインターフェースモジュールがスイッチバ
   スインターフェース手段を含んでおり、このスイッチバ
   スインターフェース手段は、 データバス入力手段に各バースト時間Ｂ（ｊ＋ｐ）にお
   いてパケットまたは回路情報処理ユニットからパケット
   または回路情報を送り、スイッチングシステムから入る
   情報をパケットまたは回路情報処理ユニットに与える手
   段と、 パケットおよび回路情報処理ユニットからの入力制御情
   報を多重化し、この情報を制御バス入力手段の直列リン
   ク上に直列に与える多重化手段と、 回路およびパケット情報処理ユニット内にあって出力制
   御情報を受けるための受信手段とを備えていることを特
   徴とする請求項３に記載のスイッチングシステム。
5. 【請求項５】ユーザインターフェースモジュール（２−
   ｉ）内の回路処理ユニットが複数の回路ユーザ（Ｕ−
   ｉ）に装着され、同一または異なるユーザインターフェ
   ースモジュールに装着される回路ユーザ間の回路形接続
   をセットアップまたは解除するために接続および切離し
   制御パケットを送るための手段を含んでいることを特徴
   とする請求項１ないし４のいずれかに記載のスイッチン
   グシステム。
6. 【請求項６】前記スイッチングシステムは前記ユーザイ
   ンターフェースモジュールからの接続および切離し要求
   パケットに応答し、スイッチング手段への接続に含まれ
   るユーザインターフェースモジュールを、上記要求パケ
   ットの制御によりこの接続期間中に接続する入力および
   出力バスを介して送られるフレーム内の選ばれたバース
   ト周期内に少くとも１つのスロットｔｄを割振ることに
   よりユーザ間の回路形接続を管理する回路スイッチング
   制御手段を含んでいることを特徴とする請求項５に記載
   のスイッチングシステム。
7. 【請求項７】前記回路スイッチング制御手段は接続制御
   パケットを、ユーザインターフェースモジュールからの
   接続要求パケットに応じて接続されるモジュールに送り
   接続されるユーザインターフェースモジュールに送られ
   る接続制御パケットが割振られたスロットｔｄの番号を
   識別する情報と、上記モジュールに付着されたユーザの
   識別およびターゲットモジュールの識別を含んでいるこ
   とを特徴とする請求項６に記載のスイッチングシステ
   ム。
8. 【請求項８】前記各回路情報処理手段は、 回路情報伝送手段と、 回路情報受信手段と、 夫々スロットｔｄの番号に対応する周期Ｔ内のスロット
   ｔｄの数だけの記憶位置を含み、その内容がユーザイン
   ターフェースモジュールに入る接続および切離し制御パ
   ケットに応じて上記割振られたスロットｔｄ番号で確認
   される上記位置にユーザ識別を記憶するように更新さ
   れ、かつ接続期間中に回路接続にスロットが割当てられ
   たことを示す値にフラグビットをセットする第１記憶手
   段と、 モジュールに与えられた回路ユーザの最大数に等しい数
   の記憶位置であって各ユーザについて少くとも１個とな
   った記憶位置を含み、ターゲットモジュールとユーザの
   識別を接続および切離し制御パケットに応じて接続期間
   中にユーザに割当てられた位置に記憶する第２記憶手段
   と、 上記第１記憶手段の記憶位置を順次アドレスするための
   アドレスを発生するアドレス手段と、 バーストＢ（ｊ＋ｐ）のスロットｔｄ番号に対応する上
   記第１記憶手段の記憶位置から読出されるフラグビット
   に応答して、バーストＢ（ｊ＋ｐ）のスロットｔｄが回
   路転送に割振られることを示す値に少くとも１個のフラ
   グビットがなる場合にバーストＢ（ｊ−ｑ）の終りに回
   路要求転送を送るための手段と、 上記第１記憶手段のアドレスされた記憶位置から読出さ
   れた情報に応答し、このフラグビットがそのスロットが
   回路接続に割振られることを示す場合に読取ユーザ識別
   情報で上記第２記憶手段をアドレスするためのゲート手
   段と、 上記第２記憶手段から読出されるバーストＢ（ｊ＋ｐ）
   に対応するターゲットモジュールがあればその識別に応
   答して制御バス入力手段にターゲット情報を与えるため
   のアキュムレータ手段と、 上記第２記憶手段から読出されるユーザの識別に応答し
   て受信および送信手段を活性化し、それにより上記デー
   タ入力バス手段に回路ユーザ情報を与えあるいは周期Ｔ
   内の適正なバースト時間で上記データ出力バス手段から
   回路ユーザ情報を受けるための手段とを備えていること
   を特徴とする請求項７に記載のスイッチングシステム。
9. 【請求項９】前記回路ユーザが周期Ｔのフレーム内で各
   ユーザに少くとも１個のスロットｔを割当てるシリアル
   リンクを介してユーザインターフェースモジュールの回
   路情報処理ユニットに接続され、このスロットｔｌの幅
   は前記スロットｔｄより大であり、前記第１記憶手段に
   おけるユーザの識別は上記シリアルリンク上でユーザに
   割当てられるスロットｔｌの番号を含んでいることを特
   徴とする請求項５ないし８のいずれかに記載のスイッチ
   ングシステム。
10. 【請求項１０】前記第２記憶手段は周期Ｔ内のスロット
    ｔｌの数に等しい記憶位置を含んでいることを特徴とす
    る請求項９に記載のスイッチングシステム。
11. 【請求項１１】１つのバースト時間が個別のターゲット
    モジュールを識別する個別スイッチング制御情報により
    制御される数回の回路交換に割振ることが出来ることを
    特徴とする請求項５ないし９のいずれかに記載のスイッ
    チングシステム。