JP3069528B2 - Atmスイッチ - Google Patents
AtmスイッチInfo
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- JP3069528B2 JP3069528B2 JP26881196A JP26881196A JP3069528B2 JP 3069528 B2 JP3069528 B2 JP 3069528B2 JP 26881196 A JP26881196 A JP 26881196A JP 26881196 A JP26881196 A JP 26881196A JP 3069528 B2 JP3069528 B2 JP 3069528B2
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Description
【0001】
【発明の属する技術分野】本発明はATM(Asynchronou
s Transfer Mode:非同期転送モード) 通信に利用する。
本発明はATM交換機に利用するに適する。
s Transfer Mode:非同期転送モード) 通信に利用する。
本発明はATM交換機に利用するに適する。
【0002】
【従来の技術】ATM通信では、固定長のセルをソフト
ウェアを介さずに簡略化されたプロトコルを用いてハー
ドウェアで高速に制御し固定長のセルを交換するATM
交換装置が用いられる。
ウェアを介さずに簡略化されたプロトコルを用いてハー
ドウェアで高速に制御し固定長のセルを交換するATM
交換装置が用いられる。
【0003】このATM交換装置に用いるATMスイッ
チ構成法には、 (1) セルの多重および分離を繰り返すことによりスイッ
チングを行う共通リソース型ATMスイッチとしての
「共通バッファ型ATMスイッチ」、「共通バス型AT
Mスイッチ」 (2) 空間的にクロスポイントを分散配置することにより
スイッチングを行う空間分割型ATMスイッチとしての
「入力バッファ型ATMスイッチ」、「出力バッファ型
ATMスイッチ」などが存在する。
チ構成法には、 (1) セルの多重および分離を繰り返すことによりスイッ
チングを行う共通リソース型ATMスイッチとしての
「共通バッファ型ATMスイッチ」、「共通バス型AT
Mスイッチ」 (2) 空間的にクロスポイントを分散配置することにより
スイッチングを行う空間分割型ATMスイッチとしての
「入力バッファ型ATMスイッチ」、「出力バッファ型
ATMスイッチ」などが存在する。
【0004】このようなATMスイッチアーキテクチャ
においてATMスイッチを高速化するには、(1) の共通
リソース型ATMスイッチアーキテクチャでは、セルを
共通リソースに多重または分離することでセルのスイッ
チングを行うために、高速なATMスイッチを構成する
には共通リソース、例えばメモリまたはバスのデバイス
速度をATMスイッチサイズ(ATMスイッチ速度)分
まで高速化する必要があり、要求ATMスイッチサイズ
を達成する高速デバイスが存在しないという物理的なデ
バイス速度がボトルネックとなり、ATMスイッチサイ
ズが制限される問題が生じる。
においてATMスイッチを高速化するには、(1) の共通
リソース型ATMスイッチアーキテクチャでは、セルを
共通リソースに多重または分離することでセルのスイッ
チングを行うために、高速なATMスイッチを構成する
には共通リソース、例えばメモリまたはバスのデバイス
速度をATMスイッチサイズ(ATMスイッチ速度)分
まで高速化する必要があり、要求ATMスイッチサイズ
を達成する高速デバイスが存在しないという物理的なデ
バイス速度がボトルネックとなり、ATMスイッチサイ
ズが制限される問題が生じる。
【0005】さらに(2) の出力バッファ型ATMスイッ
チにおいても高スループットを得るためには、ATMス
イッチ内のセル転送速度をATMスイッチサイズ(AT
Mスイッチ速度)分高速化しなければならないことが知
られており、ここでもATMスイッチを構成するクロス
ポイントに要求されるデバイス速度がネックとなり、A
TMスイッチサイズが制限される問題が生じる。
チにおいても高スループットを得るためには、ATMス
イッチ内のセル転送速度をATMスイッチサイズ(AT
Mスイッチ速度)分高速化しなければならないことが知
られており、ここでもATMスイッチを構成するクロス
ポイントに要求されるデバイス速度がネックとなり、A
TMスイッチサイズが制限される問題が生じる。
【0006】このような観点から高速なATMスイッチ
を構成するためには、空間分割型ATMスイッチで、必
ずしもデバイス速度の高速化を必要としない空間分割型
ATMスイッチ前段にバッファを配置する入力バッファ
型ATMスイッチがハードウェア実現上望ましい。
を構成するためには、空間分割型ATMスイッチで、必
ずしもデバイス速度の高速化を必要としない空間分割型
ATMスイッチ前段にバッファを配置する入力バッファ
型ATMスイッチがハードウェア実現上望ましい。
【0007】
【発明が解決しようとする課題】しかしながら、このよ
うな入力バッファ型ATMスイッチでは、FIFO(Fir
st-In-First-Out)バッファの先頭セルが競合制御に負
け、バッファ先頭から送出されずに一時蓄積される場合
には、このセルの後続のセルが、そのセルが目指す出力
回線が競合しない場合でも、バッファの先頭に一時蓄積
された先頭セルのために出力回線に出力できず待たされ
るHOL(Head-Of-Line)ブロッキング効果のためにAT
Mスイッチのスループットが著しく低下する問題が生じ
る。
うな入力バッファ型ATMスイッチでは、FIFO(Fir
st-In-First-Out)バッファの先頭セルが競合制御に負
け、バッファ先頭から送出されずに一時蓄積される場合
には、このセルの後続のセルが、そのセルが目指す出力
回線が競合しない場合でも、バッファの先頭に一時蓄積
された先頭セルのために出力回線に出力できず待たされ
るHOL(Head-Of-Line)ブロッキング効果のためにAT
Mスイッチのスループットが著しく低下する問題が生じ
る。
【0008】この影響のために、例えば空間分割型AT
Mスイッチ前段にFIFO動作するバッファを配置し、
それぞれの先頭セルに対してセル送出競合制御を行う単
純な入力バッファ型ATMスイッチの場合には、ランダ
ムに到着する負荷を想定し、ATMスイッチサイズNが
無限大のとき、HOLブロッキングの効果のためにAT
Mスイッチスループットが約0.58まで低下すること
が知られている。
Mスイッチ前段にFIFO動作するバッファを配置し、
それぞれの先頭セルに対してセル送出競合制御を行う単
純な入力バッファ型ATMスイッチの場合には、ランダ
ムに到着する負荷を想定し、ATMスイッチサイズNが
無限大のとき、HOLブロッキングの効果のためにAT
Mスイッチスループットが約0.58まで低下すること
が知られている。
【0009】本発明は、このような背景に行われたもの
であって、空間スイッチの動作速度を入出力回線速度に
比べて高速化することなしにスループットを向上させる
ことができるATMスイッチを提供することを目的とす
る。本発明は、簡単なハードウェア構成でスループット
を向上させることができるATMスイッチを提供するこ
とを目的とする。
であって、空間スイッチの動作速度を入出力回線速度に
比べて高速化することなしにスループットを向上させる
ことができるATMスイッチを提供することを目的とす
る。本発明は、簡単なハードウェア構成でスループット
を向上させることができるATMスイッチを提供するこ
とを目的とする。
【0010】
【課題を解決するための手段】本発明は一つの入力回線
に対して、各クロスポイントを通じて二つの出力線が叉
点接続される。
に対して、各クロスポイントを通じて二つの出力線が叉
点接続される。
【0011】さらに、各入力回線から同一の出力回線に
対する接続要求が一つしか存在しない場合は主線(マス
ターライン)を通じセルが出力回線にスイッチングさ
れ、各入力回線から同一の出力回線に対する接続要求が
複数存在する場合には搭載した競合制御回路を用いて、
主線および従線(スレーブライン)を通じて同時に瞬時
にして二つの入力回線からセルを出力回線にスイッチン
グできる。
対する接続要求が一つしか存在しない場合は主線(マス
ターライン)を通じセルが出力回線にスイッチングさ
れ、各入力回線から同一の出力回線に対する接続要求が
複数存在する場合には搭載した競合制御回路を用いて、
主線および従線(スレーブライン)を通じて同時に瞬時
にして二つの入力回線からセルを出力回線にスイッチン
グできる。
【0012】さらに、この競合制御回路は複数のセル送
出要求を持つ入力回線から二つのクロスポイントを公平
に選択できる機能を備える。出力回線側でこの二つの主
線および従線を2:1の多重化回路を用いて出力バッフ
ァに書込むことができる。
出要求を持つ入力回線から二つのクロスポイントを公平
に選択できる機能を備える。出力回線側でこの二つの主
線および従線を2:1の多重化回路を用いて出力バッフ
ァに書込むことができる。
【0013】すなわち、本発明はATMスイッチであっ
て、N本の入力回線と、M本の出力回線と、この入力回
線に到来するセルをそのルーティング情報にしたがって
所望の出力回線に出力する最大M×N個のクロスポイン
トとを備えたATMスイッチである。
て、N本の入力回線と、M本の出力回線と、この入力回
線に到来するセルをそのルーティング情報にしたがって
所望の出力回線に出力する最大M×N個のクロスポイン
トとを備えたATMスイッチである。
【0014】ここで、本発明の特徴とするところは、前
記クロスポイントには、それぞれ一本の入力線および二
本の出力線と、この入力線に到来するセルの転送要求に
対して1セル時間内にそれぞれ出力権を与える互いに独
立な二つのセル競合制御手段と、このセル競合制御手段
によりそれぞれ抽出された二つのセルが同一出力回線を
目指す場合にも1セル時間内にその二つのセルを前記二
本の出力線に転送する手段とを備えたところにある。
記クロスポイントには、それぞれ一本の入力線および二
本の出力線と、この入力線に到来するセルの転送要求に
対して1セル時間内にそれぞれ出力権を与える互いに独
立な二つのセル競合制御手段と、このセル競合制御手段
によりそれぞれ抽出された二つのセルが同一出力回線を
目指す場合にも1セル時間内にその二つのセルを前記二
本の出力線に転送する手段とを備えたところにある。
【0015】前記二本の出力線からそれぞれセルを入力
し、そのセルを2倍の速度で多重化する手段を前記出力
回線毎に備えることが望ましい。
し、そのセルを2倍の速度で多重化する手段を前記出力
回線毎に備えることが望ましい。
【0016】さらに、出力回線に出力する段階では、あ
らかじめネットワークに定められたセルの転送速度に同
期させるための手段を備えることがよい。
らかじめネットワークに定められたセルの転送速度に同
期させるための手段を備えることがよい。
【0017】前記N本の入力回線対応にそれぞれ入力バ
ッファが備えられ、前記二つのセル競合制御手段は、前
記入力バッファについてその先頭位置に蓄積されたセル
の転送要求の有無を巡回的に検出し所定の条件にしたが
ってこの入力バッファにセルの出力権を与える手段をそ
れぞれ備えることが望ましい。
ッファが備えられ、前記二つのセル競合制御手段は、前
記入力バッファについてその先頭位置に蓄積されたセル
の転送要求の有無を巡回的に検出し所定の条件にしたが
ってこの入力バッファにセルの出力権を与える手段をそ
れぞれ備えることが望ましい。
【0018】前記巡回の方向はこの二つのセル競合制御
手段について互いに逆方向であることがよい。
手段について互いに逆方向であることがよい。
【0019】これにより、二つとも同じ方向に巡回する
場合に比較して短時間に全ての入力バッファについてセ
ルの転送要求の有無を検出することができる。
場合に比較して短時間に全ての入力バッファについてセ
ルの転送要求の有無を検出することができる。
【0020】このとき、前記出力権を与える手段は、前
回の巡回時に出力権が与えられた入力バッファの位置を
今回の巡回の起点とすることがよい。
回の巡回時に出力権が与えられた入力バッファの位置を
今回の巡回の起点とすることがよい。
【0021】前記出力権を与える手段は、三本の制御線
を備え、第一の制御線は、前記起点より下流にある入力
バッファについてのセルの転送要求の有無を検出しその
検出結果をこの制御線が経由するクロスポイントに伝達
する手段を備え、第二の制御線は、前記起点より上流に
ある入力バッファについてのセルの転送要求の有無を検
出しその検出結果をこの制御線が経由するクロスポイン
トに伝達する手段を備え、第三の制御線は、前記起点よ
り下流にある入力バッファについてのセルの転送要求の
有無の状況を前記起点より上流にあるこの制御線が経由
するクロスポイントに伝達する手段を備えることが望ま
しい。
を備え、第一の制御線は、前記起点より下流にある入力
バッファについてのセルの転送要求の有無を検出しその
検出結果をこの制御線が経由するクロスポイントに伝達
する手段を備え、第二の制御線は、前記起点より上流に
ある入力バッファについてのセルの転送要求の有無を検
出しその検出結果をこの制御線が経由するクロスポイン
トに伝達する手段を備え、第三の制御線は、前記起点よ
り下流にある入力バッファについてのセルの転送要求の
有無の状況を前記起点より上流にあるこの制御線が経由
するクロスポイントに伝達する手段を備えることが望ま
しい。
【0022】
【0023】
【実施例】本発明実施例の構成を図1ないし図3を参照
して説明する。図1は本発明実施例のATMスイッチの
全体構成図である。図2は入力バッファ部のブロック構
成図である。図3はクロスポイントのブロック構成図で
ある。
して説明する。図1は本発明実施例のATMスイッチの
全体構成図である。図2は入力バッファ部のブロック構
成図である。図3はクロスポイントのブロック構成図で
ある。
【0024】本発明はATMスイッチであって、入力回
線IN1 〜IN4 と、出力回線OUT1 〜OUT4 と、
この入力回線IN1 〜IN4 に到来するセルをそのルー
ティング情報にしたがって所望の出力回線OUT1 〜O
UT4 に出力するクロスポイントXP11〜XP44とを備
えたATMスイッチである。
線IN1 〜IN4 と、出力回線OUT1 〜OUT4 と、
この入力回線IN1 〜IN4 に到来するセルをそのルー
ティング情報にしたがって所望の出力回線OUT1 〜O
UT4 に出力するクロスポイントXP11〜XP44とを備
えたATMスイッチである。
【0025】ここで、本発明の特徴とするところは、ク
ロスポイントXP11〜XP44には、それぞれ一本の入力
線としてのデータ線DL1 〜DL4 および二本の出力線
としての主線outm1〜outm4および従線outs1〜
outs4と、このデータ線DL1 〜DL4 に到来するセ
ルの転送要求に対して1セル時間内にそれぞれ出力権を
与える互いに独立な二つのセル競合制御手段としての主
競合制御回路MAおよび従競合制御回路SAと、この主
競合制御回路MAおよび従競合制御回路SAによりそれ
ぞれ抽出された二つのセルが同一出力回線OUT1 〜O
UT4 を目指す場合にも1セル時間内にその二つのセル
を主線outm1〜outm4および従線outs1〜out
s4に転送する手段としてのセレクタSとを備えたところ
にある。
ロスポイントXP11〜XP44には、それぞれ一本の入力
線としてのデータ線DL1 〜DL4 および二本の出力線
としての主線outm1〜outm4および従線outs1〜
outs4と、このデータ線DL1 〜DL4 に到来するセ
ルの転送要求に対して1セル時間内にそれぞれ出力権を
与える互いに独立な二つのセル競合制御手段としての主
競合制御回路MAおよび従競合制御回路SAと、この主
競合制御回路MAおよび従競合制御回路SAによりそれ
ぞれ抽出された二つのセルが同一出力回線OUT1 〜O
UT4 を目指す場合にも1セル時間内にその二つのセル
を主線outm1〜outm4および従線outs1〜out
s4に転送する手段としてのセレクタSとを備えたところ
にある。
【0026】主線outm1〜outm4および従線out
s1〜outs4からそれぞれセルを入力し、そのセルを2
倍の速度で多重化する手段としての多重化回路310〜
340を出力回線OUT1 〜OUT4 毎に備えている。
s1〜outs4からそれぞれセルを入力し、そのセルを2
倍の速度で多重化する手段としての多重化回路310〜
340を出力回線OUT1 〜OUT4 毎に備えている。
【0027】本発明実施例をさらに詳細に説明する。図
1では説明をわかりやすくするために、ATMスイッチ
サイズが4×4の場合を示している。本発明のATMス
イッチはATMスイッチ前段と後段にFIFO動作をす
るバッファとしての入力バッファ部110〜140およ
び出力バッファ部210〜240を備える。各クロスポ
イントXP11〜XP44からは各出力回線OUT1 〜OU
T4 に対して主線(マスターライン)outm1〜out
m4と従線(スレーブライン)outs1〜outs4と呼ば
れる2本のセル転送ラインが接続される。
1では説明をわかりやすくするために、ATMスイッチ
サイズが4×4の場合を示している。本発明のATMス
イッチはATMスイッチ前段と後段にFIFO動作をす
るバッファとしての入力バッファ部110〜140およ
び出力バッファ部210〜240を備える。各クロスポ
イントXP11〜XP44からは各出力回線OUT1 〜OU
T4 に対して主線(マスターライン)outm1〜out
m4と従線(スレーブライン)outs1〜outs4と呼ば
れる2本のセル転送ラインが接続される。
【0028】この主線outm1〜outm4および従線o
uts1〜outs4により転送されたセルは出力側で2:
1の多重化回路(マルチプレクサ)310〜340を用
いて2倍速に多重化され後段のFIFOとしての出力バ
ッファ部210〜240に格納される。
uts1〜outs4により転送されたセルは出力側で2:
1の多重化回路(マルチプレクサ)310〜340を用
いて2倍速に多重化され後段のFIFOとしての出力バ
ッファ部210〜240に格納される。
【0029】出力バッファ部210〜240は、蓄積さ
れたセルをあらかじめネットワークに定められたセル転
送速度に同期させて出力回線OUT1 〜OUT4 に送出
する。
れたセルをあらかじめネットワークに定められたセル転
送速度に同期させて出力回線OUT1 〜OUT4 に送出
する。
【0030】図2に示すように、入力回線IN1 〜IN
4 からATMスイッチに入力されたセルはFIFOとし
てのバッファBUに書込まれ、バッファBUはクロスポ
イントXP11〜XP44に備えられた主競合制御回路MA
または従競合制御回路SAから伝達される競合制御結果
信号により制御されるセル読出制御回路Cからセル読出
信号を受信する限りセルをデータ線DL1 〜DL4 を介
してクロスポイントXP11〜XP44に向けて送出する。
このときバッファBUはセル読出制御回路Cからセル廃
棄信号を受信すると先頭セルを廃棄する。
4 からATMスイッチに入力されたセルはFIFOとし
てのバッファBUに書込まれ、バッファBUはクロスポ
イントXP11〜XP44に備えられた主競合制御回路MA
または従競合制御回路SAから伝達される競合制御結果
信号により制御されるセル読出制御回路Cからセル読出
信号を受信する限りセルをデータ線DL1 〜DL4 を介
してクロスポイントXP11〜XP44に向けて送出する。
このときバッファBUはセル読出制御回路Cからセル廃
棄信号を受信すると先頭セルを廃棄する。
【0031】図3に示すように、クロスポイントXP11
〜XP44から送出されたセルはデータ線DL1 〜DL4
を通じて転送される。転送されたセルは各クロスポイン
トXP11〜XP44にバス配置されたアドレスフィルタA
Fに分配される。このとき各クロスポイントXP11〜X
P44に配置されたアドレスフィルタAFは自身のクロス
ポイントXP11〜XP44のアドレス情報を持ち、セルヘ
ッダに配置されたルーティングビット(RB)とこのア
ドレスとを比較し、一致したら転送セルが当該クロスポ
イントXP11〜XP44宛と判断し、転送セルをアドレス
フィルタAFの後段に備えられた1セルバッファbuに
格納する。アドレスフィルタAFにはセル転送要求信号
(Req)送出機能が備えられており当該クロスポイン
トXP11〜XP44宛のセルが到着すると、主線outm1
〜outm4上で競合制御を行う主競合制御回路MAと、
従線outs1〜outs4上で競合制御を行う従競合制御
回路SAにセル転送要求信号を送出する。
〜XP44から送出されたセルはデータ線DL1 〜DL4
を通じて転送される。転送されたセルは各クロスポイン
トXP11〜XP44にバス配置されたアドレスフィルタA
Fに分配される。このとき各クロスポイントXP11〜X
P44に配置されたアドレスフィルタAFは自身のクロス
ポイントXP11〜XP44のアドレス情報を持ち、セルヘ
ッダに配置されたルーティングビット(RB)とこのア
ドレスとを比較し、一致したら転送セルが当該クロスポ
イントXP11〜XP44宛と判断し、転送セルをアドレス
フィルタAFの後段に備えられた1セルバッファbuに
格納する。アドレスフィルタAFにはセル転送要求信号
(Req)送出機能が備えられており当該クロスポイン
トXP11〜XP44宛のセルが到着すると、主線outm1
〜outm4上で競合制御を行う主競合制御回路MAと、
従線outs1〜outs4上で競合制御を行う従競合制御
回路SAにセル転送要求信号を送出する。
【0032】セル転送要求信号を受けた主競合制御回路
MAおよび従競合制御回路SAは、それぞれ主線out
m1〜outm4および従線outs1〜outs4上でセル転
送競合制御を行う。この競合制御に勝つとき主線out
m1〜outm4および従線outs1〜outs4はその競合
制御結果信号を1セルバッファbuに送出する。これを
受けて1セルバッファbuはセルを転送する。
MAおよび従競合制御回路SAは、それぞれ主線out
m1〜outm4および従線outs1〜outs4上でセル転
送競合制御を行う。この競合制御に勝つとき主線out
m1〜outm4および従線outs1〜outs4はその競合
制御結果信号を1セルバッファbuに送出する。これを
受けて1セルバッファbuはセルを転送する。
【0033】これに先駆けて、主競合制御回路MAまた
は従競合制御回路SAで競合制御に勝つとセレクタSに
選択データ転送ラインを通知し、1セルバッファbuか
ら転送されたセルを選択されたデータ転送ラインとして
の主線outm1〜outm4または従線outs1〜out
s4上に送出する。このとき、両者の競合制御結果はOR
論理演算されバス接続された競合制御結果信号として入
力バッファ部110〜140に通知される。
は従競合制御回路SAで競合制御に勝つとセレクタSに
選択データ転送ラインを通知し、1セルバッファbuか
ら転送されたセルを選択されたデータ転送ラインとして
の主線outm1〜outm4または従線outs1〜out
s4上に送出する。このとき、両者の競合制御結果はOR
論理演算されバス接続された競合制御結果信号として入
力バッファ部110〜140に通知される。
【0034】次に、本発明実施例のATMスイッチのセ
ル転送動作を図4および図5を参照して説明する。図4
は入力バッファ部110〜140のバッファBUおよび
クロスポイントXP11〜XP44の1セルバッファbuの
セル蓄積状況を時系列的に示す図である。図5は各部の
状況を時系列的に示す図である。図4は時間t=0に、
いずれかの入力バッファ部110〜140のバッファB
UにセルがA、B、C、Dの順番で格納されている場合
を示す。このとき、バッファBUの先頭に配置されたセ
ルは全セル時間で1セルバッファbuに送出されている
とする。
ル転送動作を図4および図5を参照して説明する。図4
は入力バッファ部110〜140のバッファBUおよび
クロスポイントXP11〜XP44の1セルバッファbuの
セル蓄積状況を時系列的に示す図である。図5は各部の
状況を時系列的に示す図である。図4は時間t=0に、
いずれかの入力バッファ部110〜140のバッファB
UにセルがA、B、C、Dの順番で格納されている場合
を示す。このとき、バッファBUの先頭に配置されたセ
ルは全セル時間で1セルバッファbuに送出されている
とする。
【0035】t=0に、既に1セルバッファbuにセル
Aが格納されているので図5に示すセル転送タイムチャ
ートにあるように前述の図3のアドレスフィルタAFが
主競合制御回路MAおよび従競合制御回路SAにセル転
送要求信号を送出する。セル転送要求信号を受信した主
競合制御回路MAおよび従競合制御回路SAは、セル転
送要求信号受信後に、主線outm1〜outm4上にある
他の主競合制御回路MAおよび従線outs1〜outs4
上にある他の従競合制御回路SAでそれぞれセル競合制
御を行い、その結果を1セルバッファbu、バッファB
UおよびセレクタSに通知する。
Aが格納されているので図5に示すセル転送タイムチャ
ートにあるように前述の図3のアドレスフィルタAFが
主競合制御回路MAおよび従競合制御回路SAにセル転
送要求信号を送出する。セル転送要求信号を受信した主
競合制御回路MAおよび従競合制御回路SAは、セル転
送要求信号受信後に、主線outm1〜outm4上にある
他の主競合制御回路MAおよび従線outs1〜outs4
上にある他の従競合制御回路SAでそれぞれセル競合制
御を行い、その結果を1セルバッファbu、バッファB
UおよびセレクタSに通知する。
【0036】図4および図5は当該クロスポイントXP
11〜XP44が競合制御に勝ってセルAを主線outm1〜
outm4または従線outs1〜outs4上に送出する場
合を示している。このとき主競合制御回路MAは主線o
utm1〜outm4上でセル送出競合制御を行いセル送出
可能なバッファBUを選出する。同時に従競合制御回路
SAは従線outs1〜outs4上でセル送出競合制御を
行いセル送出可能なバッファBUを選出する。セル送出
の競合制御によりセル送出可能となったクロスポイント
XP11〜XP44では主競合制御回路MAおよび従競合制
御回路SAが制御線を用いてセレクタSにセレクト信号
を送出する。このときセレクタSは送出可能ラインが主
線outm1〜outm4なのか従線outs1〜outs4な
のかを判定しセレクタSの方路を設定する。すると次の
時間に送出されたセルがセレクタSを通じて主線out
m1〜outm4または従線outs1〜outs4上に転送さ
れ目的の出力回線OUT1 〜OUT4 にスイッチングさ
れる。
11〜XP44が競合制御に勝ってセルAを主線outm1〜
outm4または従線outs1〜outs4上に送出する場
合を示している。このとき主競合制御回路MAは主線o
utm1〜outm4上でセル送出競合制御を行いセル送出
可能なバッファBUを選出する。同時に従競合制御回路
SAは従線outs1〜outs4上でセル送出競合制御を
行いセル送出可能なバッファBUを選出する。セル送出
の競合制御によりセル送出可能となったクロスポイント
XP11〜XP44では主競合制御回路MAおよび従競合制
御回路SAが制御線を用いてセレクタSにセレクト信号
を送出する。このときセレクタSは送出可能ラインが主
線outm1〜outm4なのか従線outs1〜outs4な
のかを判定しセレクタSの方路を設定する。すると次の
時間に送出されたセルがセレクタSを通じて主線out
m1〜outm4または従線outs1〜outs4上に転送さ
れ目的の出力回線OUT1 〜OUT4 にスイッチングさ
れる。
【0037】この場合は、図5にあるように競合制御結
果信号を受信すると直ちにセレタクSにより主線out
m1〜outm4または従線outs1〜outs4を選択し、
1セルバッファbuからセルが主線outm1〜outm4
または従線outs1〜outs4を介して目的の出力回線
OUT1 〜OUT4 に向けて送出される。
果信号を受信すると直ちにセレタクSにより主線out
m1〜outm4または従線outs1〜outs4を選択し、
1セルバッファbuからセルが主線outm1〜outm4
または従線outs1〜outs4を介して目的の出力回線
OUT1 〜OUT4 に向けて送出される。
【0038】この競合制御の結果は図3に示した競合制
御結果信号を通じて入力バッファ部110〜140のバ
ッファBUに通知される。この通知結果によりセルが1
セルバッファbuから主線outm1〜outm4およびま
たは従線outs1〜outs4に転送されたことが判断で
きるので、バッファBUは先頭に保持されるセルAを廃
棄し、次のアドレスに格納されたセルBを1セルバッフ
ァbuに送出するとともに、セルBをバッファBUの先
頭セルとして格納する。このようなセル送出動作を用い
てt=Tに示すように、本発明実施例のATMスイッチ
はセルを転送する。
御結果信号を通じて入力バッファ部110〜140のバ
ッファBUに通知される。この通知結果によりセルが1
セルバッファbuから主線outm1〜outm4およびま
たは従線outs1〜outs4に転送されたことが判断で
きるので、バッファBUは先頭に保持されるセルAを廃
棄し、次のアドレスに格納されたセルBを1セルバッフ
ァbuに送出するとともに、セルBをバッファBUの先
頭セルとして格納する。このようなセル送出動作を用い
てt=Tに示すように、本発明実施例のATMスイッチ
はセルを転送する。
【0039】次に、t=2Tで図4にあるようにバッフ
ァBUの先頭にセルCがあり、このクロスポイントXP
11〜XP44が競合制御に負けた場合には、主競合制御回
路MAおよび従競合制御回路SAから1セルバッファb
uにセル送出停止信号が送出され、1セルバッファbu
にセルCが格納され続ける。
ァBUの先頭にセルCがあり、このクロスポイントXP
11〜XP44が競合制御に負けた場合には、主競合制御回
路MAおよび従競合制御回路SAから1セルバッファb
uにセル送出停止信号が送出され、1セルバッファbu
にセルCが格納され続ける。
【0040】さらにその結果は図3の競合制御結果信号
により図2のセル読出制御回路Cに伝達され、セル読出
制御回路Cはセル読出停止信号をバッファBUに送出
し、セルの読出しを停止する。こうしてセルCはバッフ
ァBUに保存され次のセル時間を待って新たに競合制御
を始める。
により図2のセル読出制御回路Cに伝達され、セル読出
制御回路Cはセル読出停止信号をバッファBUに送出
し、セルの読出しを停止する。こうしてセルCはバッフ
ァBUに保存され次のセル時間を待って新たに競合制御
を始める。
【0041】次に、本発明実施例のATMスイッチに搭
載される主競合制御回路MAおよび従競合制御回路SA
について説明する。図6は本発明実施例のATMスイッ
チの主アービタおよび従アービタを示す図である。図6
にあるように主競合制御回路MAおよび従競合制御回路
SAはリングアービタとしての機能を備える二つの主ア
ービタと従アービタから構成される。
載される主競合制御回路MAおよび従競合制御回路SA
について説明する。図6は本発明実施例のATMスイッ
チの主アービタおよび従アービタを示す図である。図6
にあるように主競合制御回路MAおよび従競合制御回路
SAはリングアービタとしての機能を備える二つの主ア
ービタと従アービタから構成される。
【0042】この主アービタは従アービタを従えて前セ
ル時間内に主線outm1〜outm4からセルを送出した
クロスポイントXP11〜XP44を起点としてリング上に
競合制御を行う。このときもう一つのアービタである従
アービタは主アービタと同じ起点から、逆向きにリング
上に競合制御を行う。このような競合制御動作をとるた
めに、本発明実施例のATMスイッチでは二つ以上のセ
ル転送要求クロスポイントXP11〜XP44が存在すると
きに、クロスポイントXP11〜XP44間の公平性を保持
しながら同時に二つのセル転送要求クロスポイントXP
11〜XP44を選出することが可能となる。
ル時間内に主線outm1〜outm4からセルを送出した
クロスポイントXP11〜XP44を起点としてリング上に
競合制御を行う。このときもう一つのアービタである従
アービタは主アービタと同じ起点から、逆向きにリング
上に競合制御を行う。このような競合制御動作をとるた
めに、本発明実施例のATMスイッチでは二つ以上のセ
ル転送要求クロスポイントXP11〜XP44が存在すると
きに、クロスポイントXP11〜XP44間の公平性を保持
しながら同時に二つのセル転送要求クロスポイントXP
11〜XP44を選出することが可能となる。
【0043】図7は主競合制御回路MAおよび従競合制
御回路SAの構成を示す図である。主競合制御回路MA
および従競合制御回路SAは図7にあるように三つの制
御線を用いて構成することができる。主アービタを構成
するそれぞれの制御線DA、DB、DHの論理機能を説
明する。それぞれのアービタは各クロスポイントXP11
〜XP44間にDA、DB、UHと名付けられた三つの制
御線を備える。さらに各クロスポイントXP11〜XP44
は主線outm1〜outm4を用いて前回セル転送を行っ
たクロスポイントXP11〜XP44を境にして、主アービ
タ動作方向にHIGHプライオリティ(グループA)、
LOWプライオリティ(グループB)に対応してHIG
HとLOWの二つの状態をレジスタに保持している。こ
のとき主アービタを構成する制御線DAは上流にバッフ
ァBUから各クロスポイントXP11〜XP44にセル転送
要求信号が到着しているかを判定し、HIGH状態を保
持しているHIGHプライオリティ内のクロスポイント
XP11〜XP44内でセル転送要求を発するクロスポイン
トXP11〜XP44を検知すると、状態をLOWからHI
GHに変えて、その情報を下流のクロスポイントXP11
〜XP44に送出する。つまり図7にあるように制御線D
AはHIGHプライオリティ領域内でセル転送要求を持
つクロスポイントXP11〜XP44を検出する。
御回路SAの構成を示す図である。主競合制御回路MA
および従競合制御回路SAは図7にあるように三つの制
御線を用いて構成することができる。主アービタを構成
するそれぞれの制御線DA、DB、DHの論理機能を説
明する。それぞれのアービタは各クロスポイントXP11
〜XP44間にDA、DB、UHと名付けられた三つの制
御線を備える。さらに各クロスポイントXP11〜XP44
は主線outm1〜outm4を用いて前回セル転送を行っ
たクロスポイントXP11〜XP44を境にして、主アービ
タ動作方向にHIGHプライオリティ(グループA)、
LOWプライオリティ(グループB)に対応してHIG
HとLOWの二つの状態をレジスタに保持している。こ
のとき主アービタを構成する制御線DAは上流にバッフ
ァBUから各クロスポイントXP11〜XP44にセル転送
要求信号が到着しているかを判定し、HIGH状態を保
持しているHIGHプライオリティ内のクロスポイント
XP11〜XP44内でセル転送要求を発するクロスポイン
トXP11〜XP44を検知すると、状態をLOWからHI
GHに変えて、その情報を下流のクロスポイントXP11
〜XP44に送出する。つまり図7にあるように制御線D
AはHIGHプライオリティ領域内でセル転送要求を持
つクロスポイントXP11〜XP44を検出する。
【0044】同様に、制御線DBはLOWプライオリテ
ィ内にセル転送要求を発するクロスポイントXP11〜X
P44を検知すると状態をLOWからHIGHに変えて下
流のクロスポイントXP11〜XP44に通知する。つまり
制御線DBはLOWプライオリティ内に存在するセル転
送を持つクロスポイントXP11〜XP44を検出する。こ
のとき第三の制御線UHはLOWプライオリティ内に存
在するクロスポイントXP11〜XP44にHIGHプライ
オリティ内に存在するクロスポイントXP11〜XP44の
セル転送要求の有無を通知する役割を果たし、HIGH
プライオリティを有する下流クロスポイントXP11〜X
P44から情報を伝達し、HIGHプライオリティ領域内
でセル転送要求情報を受信するクロスポイントXP11〜
XP44を検出すると状態をLOWからHIGHに変更
し、LOWプライオリティ内クロスポイントXP11〜X
P44にHIGHプライオリティ領域にセル転送要求を発
するクロスポイントXP11〜XP44が存在することを通
知する。
ィ内にセル転送要求を発するクロスポイントXP11〜X
P44を検知すると状態をLOWからHIGHに変えて下
流のクロスポイントXP11〜XP44に通知する。つまり
制御線DBはLOWプライオリティ内に存在するセル転
送を持つクロスポイントXP11〜XP44を検出する。こ
のとき第三の制御線UHはLOWプライオリティ内に存
在するクロスポイントXP11〜XP44にHIGHプライ
オリティ内に存在するクロスポイントXP11〜XP44の
セル転送要求の有無を通知する役割を果たし、HIGH
プライオリティを有する下流クロスポイントXP11〜X
P44から情報を伝達し、HIGHプライオリティ領域内
でセル転送要求情報を受信するクロスポイントXP11〜
XP44を検出すると状態をLOWからHIGHに変更
し、LOWプライオリティ内クロスポイントXP11〜X
P44にHIGHプライオリティ領域にセル転送要求を発
するクロスポイントXP11〜XP44が存在することを通
知する。
【0045】これら三つの制御信号の状態値と、セル転
送要求信号、HIGHプライオリティ、LOWプライオ
リティ状態信号を用いて各クロスポイントXP11〜XP
44は自身のセル送出可能状況を判定する。つまり各々の
クロスポイントXP11〜XP44はプライオリティの有無
を判定するレジスタ内ビットをみて自身がHIGHプラ
イオリティ領域にいると判断し、制御線DAがLからH
に状態を反転するとセル送出許可をクロスポイントXP
11〜XP44に返す。
送要求信号、HIGHプライオリティ、LOWプライオ
リティ状態信号を用いて各クロスポイントXP11〜XP
44は自身のセル送出可能状況を判定する。つまり各々の
クロスポイントXP11〜XP44はプライオリティの有無
を判定するレジスタ内ビットをみて自身がHIGHプラ
イオリティ領域にいると判断し、制御線DAがLからH
に状態を反転するとセル送出許可をクロスポイントXP
11〜XP44に返す。
【0046】送出許可を受けたクロスポイントXP11〜
XP44はセルを送出する。各クロスポイントXP11〜X
P44が自身がLOWプライオリティ内にいるときには制
御線DBを見て、状態がLからHに反転し、しかもHI
GHプライオリティ内のセル転送要求を伝達するUHの
状態がLのままならばHIGHプライオリティ内にセル
転送要求クロスポイントXP11〜XP44が存在しないの
でセルを送出する。しかし、制御線UHの状態がHに反
転していればHIGHプライオリティ内にセル送出要求
を発するクロスポイントXP11〜XP44が存在するので
セルを送出しない。
XP44はセルを送出する。各クロスポイントXP11〜X
P44が自身がLOWプライオリティ内にいるときには制
御線DBを見て、状態がLからHに反転し、しかもHI
GHプライオリティ内のセル転送要求を伝達するUHの
状態がLのままならばHIGHプライオリティ内にセル
転送要求クロスポイントXP11〜XP44が存在しないの
でセルを送出する。しかし、制御線UHの状態がHに反
転していればHIGHプライオリティ内にセル送出要求
を発するクロスポイントXP11〜XP44が存在するので
セルを送出しない。
【0047】従アービタとして同様な機能を持つ制御線
DA、DB、UHが反対向きに搭載され、主アービタと
同様に機能する。ただし、従アービタにとってはHIG
HプライオリティとLOWプライオリティの区分が主ア
ービタのそれと反対で主アービタのHIGHプライオリ
ティ領域とは別の領域を優先してセル転送要求クロスポ
イントXP11〜XP44を検出する。
DA、DB、UHが反対向きに搭載され、主アービタと
同様に機能する。ただし、従アービタにとってはHIG
HプライオリティとLOWプライオリティの区分が主ア
ービタのそれと反対で主アービタのHIGHプライオリ
ティ領域とは別の領域を優先してセル転送要求クロスポ
イントXP11〜XP44を検出する。
【0048】このような機構により主アービタは主線o
utm1〜outm4にセルを転送し、従アービタは従線o
uts1〜outs4にセルを転送する。図8に本発明実施
例のATMスイッチに搭載される競合制御回路の具体的
な回路図例を示す。
utm1〜outm4にセルを転送し、従アービタは従線o
uts1〜outs4にセルを転送する。図8に本発明実施
例のATMスイッチに搭載される競合制御回路の具体的
な回路図例を示す。
【0049】(実施例まとめ)このような競合制御方法
を搭載するために本発明実施例のATMスイッチでは同
一出力回線OUT1 〜OUT4 に対して複数の入力バッ
ファ部110〜140からのセル転送要求があるとき
に、同時に異なる二つの入力バッファ部110〜140
を選択し、選択された入力バッファ部110〜140か
らの同時セル転送を可能としている。
を搭載するために本発明実施例のATMスイッチでは同
一出力回線OUT1 〜OUT4 に対して複数の入力バッ
ファ部110〜140からのセル転送要求があるとき
に、同時に異なる二つの入力バッファ部110〜140
を選択し、選択された入力バッファ部110〜140か
らの同時セル転送を可能としている。
【0050】図9は本発明実施例のATMスイッチおよ
び従来例の入力バッファ型のATMスイッチの実効スル
ープットを示す図である。横軸にATMスイッチサイズ
をとり、縦軸にスループットをとる。入力トラヒック
は、均一宛先のランダム負荷とした。これよりATMス
イッチ規模が十分大きい場合には、本発明実施例のAT
Mスイッチの実効スループットは0.91であり、従来
例の入力バッファ型ATMスイッチの実効スループット
0.58に比べて十分なスループット特性を得ることが
できることがわかる。
び従来例の入力バッファ型のATMスイッチの実効スル
ープットを示す図である。横軸にATMスイッチサイズ
をとり、縦軸にスループットをとる。入力トラヒック
は、均一宛先のランダム負荷とした。これよりATMス
イッチ規模が十分大きい場合には、本発明実施例のAT
Mスイッチの実効スループットは0.91であり、従来
例の入力バッファ型ATMスイッチの実効スループット
0.58に比べて十分なスループット特性を得ることが
できることがわかる。
【0051】本発明実施例のATMスイッチは、ATM
スイッチ内部のセル転送速度を上げることなしに、簡単
なハードウェア量の追加のみで、セル送出機会を増大さ
せることでHOLブロッキングの効果を低減させて、A
TMスイッチのスループットを向上させることができ
る。
スイッチ内部のセル転送速度を上げることなしに、簡単
なハードウェア量の追加のみで、セル送出機会を増大さ
せることでHOLブロッキングの効果を低減させて、A
TMスイッチのスループットを向上させることができ
る。
【0052】また、図10は本発明実施例のATMスイ
ッチの出力バッファサイズとセル損失率との関係を示す
図である。横軸に出力バッファサイズをとり、縦軸にセ
ル損失率をとる。ここでは最大負荷を“1”としたとき
の負荷率“0.8”“0.85”“0.9”の場合をそ
れぞれ示した。図10に示すように本発明実施例のAT
Mスイッチは出力側に100セル程度のバッファを搭載
することでセル損失を10-9以下に抑えることができ
る。
ッチの出力バッファサイズとセル損失率との関係を示す
図である。横軸に出力バッファサイズをとり、縦軸にセ
ル損失率をとる。ここでは最大負荷を“1”としたとき
の負荷率“0.8”“0.85”“0.9”の場合をそ
れぞれ示した。図10に示すように本発明実施例のAT
Mスイッチは出力側に100セル程度のバッファを搭載
することでセル損失を10-9以下に抑えることができ
る。
【0053】
【発明の効果】以上説明したように、本発明によれば、
空間スイッチの動作速度を入出力回線速度に比べて高速
化することなしにスループットを向上させることができ
る。また、簡単なハードウェア構成でスループットを向
上させることができる。
空間スイッチの動作速度を入出力回線速度に比べて高速
化することなしにスループットを向上させることができ
る。また、簡単なハードウェア構成でスループットを向
上させることができる。
【図面の簡単な説明】
【図1】本発明実施例のATMスイッチの全体構成図。
【図2】入力バッファ部のブロック構成図。
【図3】クロスポイントのブロック構成図。
【図4】入力バッファ部のバッファおよびクロスポイン
トの1セルバッファのセル蓄積状況を時系列的に示す
図。
トの1セルバッファのセル蓄積状況を時系列的に示す
図。
【図5】各部の状況を時系列的に示す図。
【図6】本発明実施例のATMスイッチの主アービタお
よび従アービタを示す図。
よび従アービタを示す図。
【図7】主競合制御回路および従競合制御回路の構成を
示す図。
示す図。
【図8】本発明実施例のATMスイッチに搭載される競
合制御回路の具体的な回路図例を示す図。
合制御回路の具体的な回路図例を示す図。
【図9】本発明実施例のATMスイッチおよび従来例の
入力バッファ型のATMスイッチの実効スループットを
示す図。
入力バッファ型のATMスイッチの実効スループットを
示す図。
【図10】本発明実施例のATMスイッチの出力バッフ
ァサイズとセル損失率との関係を示す図。
ァサイズとセル損失率との関係を示す図。
110〜140 入力バッファ部 210〜240 出力バッファ部 310〜340 多重化回路 AF アドレスフィルタ AL アービタ線 BU バッファ bu 1セルバッファ C セル読出制御回路 CL、DA、DB、UH 制御線 DL1 〜DL4 データ線 IN1 〜IN4 入力回線 MA 主競合制御回路 OUT1 〜OUT4 出力回線 outm1〜outm4 主線 outs1〜outs4 従線 S セレクタ SA 従競合制御回路 XP11〜XP44 クロスポイント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大木 英司 東京都新宿区西新宿三丁目19番2号 日 本電信電話株式会社内 (56)参考文献 特開 平4−58644(JP,A) 源田浩一、遠藤乾一、福田秀樹、川村 智明、岸本亨、「内部高速クロスバー型 160Gb/sATMスイッチングシステ ム」、信学技報、SSE94−79、94年7 月 大木英司、山中直明、川村智明、「ス イッチアーキテクチャとデバイスを考慮 に入れた最適ATMスイッチ設計法の提 案」、信学技報、SSE97−57,97年8 月 (58)調査した分野(Int.Cl.7,DB名) H04L 12/28 H04L 12/56
Claims (2)
- 【請求項1】 N本の入力回線と、M本の出力回線と、
前記N本の入力回線に対応して設けられそれぞれの入力
回線から到来するセルを蓄えるN個の入力バッファと、
これらの入力バッファからのセルをそのルーティング情
報にしたがって所望の出力回線に出力する最大M×N個
のクロスポイントとを備えたATMスイッチにおいて、 前記クロスポイントにはそれぞれ、対応する入力バッフ
ァからのセルが入力される一本の入力線と、1セル時間
内に二つのセルがひとつの出力回線に転送されることを
許容する二本の出力線とを備え、 前記M本の出力回線のそれぞれに対し、その出力回線に
対応して設けられたクロスポイント間で競合制御を行
い、前記N個の入力バッファについてその先頭位置に蓄
積されたセルの転送要求の有無を互いに逆方向に巡回的
に検出して、所定の条件にしたがってそれぞれひとつの
入力バッファにセルの出力権を与える二つのセル競合制
御手段を備えた ことを特徴とするATMスイッチ。 - 【請求項2】 前記二つのセル競合制御手段にはそれぞ
れ、各クロスポイントに設けられた競合制御回路と、対
応する競合制御回路間を接続する第一、第二および第三
の制御線とを備え、 各競合制御回路は、 前記二つのセル競合制御手段のあらかじめ定められた一
方により前回の出力権が与えられた入力バッファの位置
を次の巡回の起点とし、その競合制御回路に対応する入
力バッファが前記起点より下流にあり、かつその入力バ
ッファからセルの転送要求があるときに、前記第一の制
御線の論理値を有効にして下流側の競合制御回路に出力
する第一の手段と、 対応する入力バッファが前記起点より上流にあり、かつ
その入力バッファからセルの転送要求があるときに前記
第二の制御線の論理値を有効にして下流側の競合制御回
路に出力する第二の手段と、 対応する入力バッファが前記起点より下流にあり、かつ
その入力バッファからセルの転送要求があるときに前記
第三の制御線の論理値を有効にして上流側の競 合制御回
路に出力する第三の手段と、 前記第一の制御線の論理値が無効から有効に変化してい
るか、あるいは、前記第二の制御線の論理値が無効から
有効に変化し、かつ前記第三の制御線の論理値が無効で
あることを条件として、対応する入力バッファにセルの
出力権を与える第四の手段と を 備えた請求項1記載のA
TMスイッチ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26881196A JP3069528B2 (ja) | 1996-10-09 | 1996-10-09 | Atmスイッチ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26881196A JP3069528B2 (ja) | 1996-10-09 | 1996-10-09 | Atmスイッチ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10117196A JPH10117196A (ja) | 1998-05-06 |
JP3069528B2 true JP3069528B2 (ja) | 2000-07-24 |
Family
ID=17463593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26881196A Expired - Fee Related JP3069528B2 (ja) | 1996-10-09 | 1996-10-09 | Atmスイッチ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3069528B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020045276A (ko) * | 2000-12-08 | 2002-06-19 | 박종섭 | 핫 스팟 트래픽용 교환기 |
KR100404376B1 (ko) * | 2001-12-26 | 2003-11-05 | 한국과학기술원 | 다중 입출력 버퍼를 둔 분할형 크로스바 스위치 |
-
1996
- 1996-10-09 JP JP26881196A patent/JP3069528B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
Title |
---|
大木英司、山中直明、川村智明、「スイッチアーキテクチャとデバイスを考慮に入れた最適ATMスイッチ設計法の提案」、信学技報、SSE97−57,97年8月 |
源田浩一、遠藤乾一、福田秀樹、川村智明、岸本亨、「内部高速クロスバー型160Gb/sATMスイッチングシステム」、信学技報、SSE94−79、94年7月 |
Also Published As
Publication number | Publication date |
---|---|
JPH10117196A (ja) | 1998-05-06 |
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