JPH10117196A

JPH10117196A - Ａｔｍスイッチ

Info

Publication number: JPH10117196A
Application number: JP26881196A
Authority: JP
Inventors: Masanaga Yasukawa; 正祥安川; Kohei Shiomoto; 公平塩本; Naoaki Yamanaka; 直明山中; Eiji Oki; 英司大木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1996-10-09
Filing date: 1996-10-09
Publication date: 1998-05-06
Anticipated expiration: 2016-10-09
Also published as: JP3069528B2

Abstract

(57)【要約】【課題】入力バッファ部では、競合制御に負けたセル
がバッファの先頭に存在することにより、２番目以降の
セルが転送されないＨＯＬブロッキングが発生する。こ
れを回避するために入力バッファ部からの速やかなセル
転送をはかりたい。【解決手段】１入力２出力のクロスポイントを用い
て、それぞれの出力毎に異なる競合制御を行い、１セル
時間内に同一出力回線を目指す２セルの転送を可能とす
る。この２セルは２倍の速度で高速多重化されて出力バ
ッファ部に一時蓄積され、出力時には再び規定の速度に
同期される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭ(Asynchronou
s Transfer Mode:非同期転送モード) 通信に利用する。
本発明はＡＴＭ交換機に利用するに適する。

【０００２】

【従来の技術】ＡＴＭ通信では、固定長のセルをソフト
ウェアを介さずに簡略化されたプロトコルを用いてハー
ドウェアで高速に制御し固定長のセルを交換するＡＴＭ
交換装置が用いられる。

【０００３】このＡＴＭ交換装置に用いるＡＴＭスイッ
チ構成法には、 (1) セルの多重および分離を繰り返すことによりスイッ
チングを行う共通リソース型ＡＴＭスイッチとしての
「共通バッファ型ＡＴＭスイッチ」、「共通バス型ＡＴ
Ｍスイッチ」 (2) 空間的にクロスポイントを分散配置することにより
スイッチングを行う空間分割型ＡＴＭスイッチとしての
「入力バッファ型ＡＴＭスイッチ」、「出力バッファ型
ＡＴＭスイッチ」などが存在する。

【０００４】このようなＡＴＭスイッチアーキテクチャ
においてＡＴＭスイッチを高速化するには、(1) の共通
リソース型ＡＴＭスイッチアーキテクチャでは、セルを
共通リソースに多重または分離することでセルのスイッ
チングを行うために、高速なＡＴＭスイッチを構成する
には共通リソース、例えばメモリまたはバスのデバイス
速度をＡＴＭスイッチサイズ（ＡＴＭスイッチ速度）分
まで高速化する必要があり、要求ＡＴＭスイッチサイズ
を達成する高速デバイスが存在しないという物理的なデ
バイス速度がボトルネックとなり、ＡＴＭスイッチサイ
ズが制限される問題が生じる。

【０００５】さらに(2) の出力バッファ型ＡＴＭスイッ
チにおいても高スループットを得るためには、ＡＴＭス
イッチ内のセル転送速度をＡＴＭスイッチサイズ（ＡＴ
Ｍスイッチ速度）分高速化しなければならないことが知
られており、ここでもＡＴＭスイッチを構成するクロス
ポイントに要求されるデバイス速度がネックとなり、Ａ
ＴＭスイッチサイズが制限される問題が生じる。

【０００６】このような観点から高速なＡＴＭスイッチ
を構成するためには、空間分割型ＡＴＭスイッチで、必
ずしもデバイス速度の高速化を必要としない空間分割型
ＡＴＭスイッチ前段にバッファを配置する入力バッファ
型ＡＴＭスイッチがハードウェア実現上望ましい。

【０００７】

【発明が解決しようとする課題】しかしながら、このよ
うな入力バッファ型ＡＴＭスイッチでは、ＦＩＦＯ(Fir
st-In-First-Out)バッファの先頭セルが競合制御に負
け、バッファ先頭から送出されずに一時蓄積される場合
には、このセルの後続のセルが、そのセルが目指す出力
回線が競合しない場合でも、バッファの先頭に一時蓄積
された先頭セルのために出力回線に出力できず待たされ
るＨＯＬ(Head-Of-Line)ブロッキング効果のためにＡＴ
Ｍスイッチのスループットが著しく低下する問題が生じ
る。

【０００８】この影響のために、例えば空間分割型ＡＴ
Ｍスイッチ前段にＦＩＦＯ動作するバッファを配置し、
それぞれの先頭セルに対してセル送出競合制御を行う単
純な入力バッファ型ＡＴＭスイッチの場合には、ランダ
ムに到着する負荷を想定し、ＡＴＭスイッチサイズＮが
無限大のとき、ＨＯＬブロッキングの効果のためにＡＴ
Ｍスイッチスループットが約０．５８まで低下すること
が知られている。

【０００９】本発明は、このような背景に行われたもの
であって、空間スイッチの動作速度を入出力回線速度に
比べて高速化することなしにスループットを向上させる
ことができるＡＴＭスイッチを提供することを目的とす
る。本発明は、簡単なハードウェア構成でスループット
を向上させることができるＡＴＭスイッチを提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】本発明は一つの入力回線
に対して、各クロスポイントを通じて二つの出力線が叉
点接続される。

【００１１】さらに、各入力回線から同一の出力回線に
対する接続要求が一つしか存在しない場合は主線（マス
ターライン）を通じセルが出力回線にスイッチングさ
れ、各入力回線から同一の出力回線に対する接続要求が
複数存在する場合には搭載した競合制御回路を用いて、
主線および従線（スレーブライン）を通じて同時に瞬時
にして二つの入力回線からセルを出力回線にスイッチン
グできる。

【００１２】さらに、この競合制御回路は複数のセル送
出要求を持つ入力回線から二つのクロスポイントを公平
に選択できる機能を備える。出力回線側でこの二つの主
線および従線を２：１の多重化回路を用いて出力バッフ
ァに書込むことができる。

【００１３】すなわち、本発明はＡＴＭスイッチであっ
て、Ｎ本の入力回線と、Ｍ本の出力回線と、この入力回
線に到来するセルをそのルーティング情報にしたがって
所望の出力回線に出力する最大Ｍ×Ｎ個のクロスポイン
トとを備えたＡＴＭスイッチである。

【００１４】ここで、本発明の特徴とするところは、前
記クロスポイントには、それぞれ一本の入力線および二
本の出力線と、この入力線に到来するセルの転送要求に
対して１セル時間内にそれぞれ出力権を与える互いに独
立な二つのセル競合制御手段と、このセル競合制御手段
によりそれぞれ抽出された二つのセルが同一出力回線を
目指す場合にも１セル時間内にその二つのセルを前記二
本の出力線に転送する手段とを備えたところにある。

【００１５】前記二本の出力線からそれぞれセルを入力
し、そのセルを２倍の速度で多重化する手段を前記出力
回線毎に備えることが望ましい。

【００１６】さらに、出力回線に出力する段階では、あ
らかじめネットワークに定められたセルの転送速度に同
期させるための手段を備えることがよい。

【００１７】前記Ｎ本の入力回線対応にそれぞれ入力バ
ッファが備えられ、前記二つのセル競合制御手段は、前
記入力バッファについてその先頭位置に蓄積されたセル
の転送要求の有無を巡回的に検出し所定の条件にしたが
ってこの入力バッファにセルの出力権を与える手段をそ
れぞれ備えることが望ましい。

【００１８】前記巡回の方向はこの二つのセル競合制御
手段について互いに逆方向であることがよい。

【００１９】これにより、二つとも同じ方向に巡回する
場合に比較して短時間に全ての入力バッファについてセ
ルの転送要求の有無を検出することができる。

【００２０】このとき、前記出力権を与える手段は、前
回の巡回時に出力権が与えられた入力バッファの位置を
今回の巡回の起点とすることがよい。

【００２１】前記出力権を与える手段は、三本の制御線
を備え、第一の制御線は、前記起点より下流にある入力
バッファについてのセルの転送要求の有無を検出しその
検出結果をこの制御線が経由するクロスポイントに伝達
する手段を備え、第二の制御線は、前記起点より上流に
ある入力バッファについてのセルの転送要求の有無を検
出しその検出結果をこの制御線が経由するクロスポイン
トに伝達する手段を備え、第三の制御線は、前記起点よ
り下流にある入力バッファについてのセルの転送要求の
有無の状況を前記起点より上流にあるこの制御線が経由
するクロスポイントに伝達する手段を備えることが望ま
しい。

【００２２】

【発明の実施の形態】

【００２３】

【実施例】本発明実施例の構成を図１ないし図３を参照
して説明する。図１は本発明実施例のＡＴＭスイッチの
全体構成図である。図２は入力バッファ部のブロック構
成図である。図３はクロスポイントのブロック構成図で
ある。

【００２４】本発明はＡＴＭスイッチであって、入力回
線ＩＮ₁〜ＩＮ₄と、出力回線ＯＵＴ₁〜ＯＵＴ₄と、
この入力回線ＩＮ₁〜ＩＮ₄に到来するセルをそのルー
ティング情報にしたがって所望の出力回線ＯＵＴ₁〜Ｏ
ＵＴ₄に出力するクロスポイントＸＰ₁₁〜ＸＰ₄₄とを備
えたＡＴＭスイッチである。

【００２５】ここで、本発明の特徴とするところは、ク
ロスポイントＸＰ₁₁〜ＸＰ₄₄には、それぞれ一本の入力
線としてのデータ線ＤＬ₁〜ＤＬ₄および二本の出力線
としての主線ｏｕｔ_m1〜ｏｕｔ_m4および従線ｏｕｔ_s1〜
ｏｕｔ_s4と、このデータ線ＤＬ₁〜ＤＬ₄に到来するセ
ルの転送要求に対して１セル時間内にそれぞれ出力権を
与える互いに独立な二つのセル競合制御手段としての主
競合制御回路ＭＡおよび従競合制御回路ＳＡと、この主
競合制御回路ＭＡおよび従競合制御回路ＳＡによりそれ
ぞれ抽出された二つのセルが同一出力回線ＯＵＴ₁〜Ｏ
ＵＴ₄を目指す場合にも１セル時間内にその二つのセル
を主線ｏｕｔ_m1〜ｏｕｔ_m4および従線ｏｕｔ_s1〜ｏｕｔ
_s4に転送する手段としてのセレクタＳとを備えたところ
にある。

【００２６】主線ｏｕｔ_m1〜ｏｕｔ_m4および従線ｏｕｔ
_s1〜ｏｕｔ_s4からそれぞれセルを入力し、そのセルを２
倍の速度で多重化する手段としての多重化回路３１０〜
３４０を出力回線ＯＵＴ₁〜ＯＵＴ₄毎に備えている。

【００２７】本発明実施例をさらに詳細に説明する。図
１では説明をわかりやすくするために、ＡＴＭスイッチ
サイズが４×４の場合を示している。本発明のＡＴＭス
イッチはＡＴＭスイッチ前段と後段にＦＩＦＯ動作をす
るバッファとしての入力バッファ部１１０〜１４０およ
び出力バッファ部２１０〜２４０を備える。各クロスポ
イントＸＰ₁₁〜ＸＰ₄₄からは各出力回線ＯＵＴ₁〜ＯＵ
Ｔ₄に対して主線（マスターライン）ｏｕｔ_m1〜ｏｕｔ
_m4と従線（スレーブライン）ｏｕｔ_s1〜ｏｕｔ_s4と呼ば
れる２本のセル転送ラインが接続される。

【００２８】この主線ｏｕｔ_m1〜ｏｕｔ_m4および従線ｏ
ｕｔ_s1〜ｏｕｔ_s4により転送されたセルは出力側で２：
１の多重化回路（マルチプレクサ）３１０〜３４０を用
いて２倍速に多重化され後段のＦＩＦＯとしての出力バ
ッファ部２１０〜２４０に格納される。

【００２９】出力バッファ部２１０〜２４０は、蓄積さ
れたセルをあらかじめネットワークに定められたセル転
送速度に同期させて出力回線ＯＵＴ₁〜ＯＵＴ₄に送出
する。

【００３０】図２に示すように、入力回線ＩＮ₁〜ＩＮ
₄からＡＴＭスイッチに入力されたセルはＦＩＦＯとし
てのバッファＢＵに書込まれ、バッファＢＵはクロスポ
イントＸＰ₁₁〜ＸＰ₄₄に備えられた主競合制御回路ＭＡ
または従競合制御回路ＳＡから伝達される競合制御結果
信号により制御されるセル読出制御回路Ｃからセル読出
信号を受信する限りセルをデータ線ＤＬ₁〜ＤＬ₄を介
してクロスポイントＸＰ₁₁〜ＸＰ₄₄に向けて送出する。
このときバッファＢＵはセル読出制御回路Ｃからセル廃
棄信号を受信すると先頭セルを廃棄する。

【００３１】図３に示すように、クロスポイントＸＰ₁₁
〜ＸＰ₄₄から送出されたセルはデータ線ＤＬ₁〜ＤＬ₄
を通じて転送される。転送されたセルは各クロスポイン
トＸＰ₁₁〜ＸＰ₄₄にバス配置されたアドレスフィルタＡ
Ｆに分配される。このとき各クロスポイントＸＰ₁₁〜Ｘ
Ｐ₄₄に配置されたアドレスフィルタＡＦは自身のクロス
ポイントＸＰ₁₁〜ＸＰ₄₄のアドレス情報を持ち、セルヘ
ッダに配置されたルーティングビット（ＲＢ）とこのア
ドレスとを比較し、一致したら転送セルが当該クロスポ
イントＸＰ₁₁〜ＸＰ₄₄宛と判断し、転送セルをアドレス
フィルタＡＦの後段に備えられた１セルバッファｂｕに
格納する。アドレスフィルタＡＦにはセル転送要求信号
（Ｒｅｑ）送出機能が備えられており当該クロスポイン
トＸＰ₁₁〜ＸＰ₄₄宛のセルが到着すると、主線ｏｕｔ_m1
〜ｏｕｔ_m4上で競合制御を行う主競合制御回路ＭＡと、
従線ｏｕｔ_s1〜ｏｕｔ_s4上で競合制御を行う従競合制御
回路ＳＡにセル転送要求信号を送出する。

【００３２】セル転送要求信号を受けた主競合制御回路
ＭＡおよび従競合制御回路ＳＡは、それぞれ主線ｏｕｔ
_m1〜ｏｕｔ_m4および従線ｏｕｔ_s1〜ｏｕｔ_s4上でセル転
送競合制御を行う。この競合制御に勝つとき主線ｏｕｔ
_m1〜ｏｕｔ_m4および従線ｏｕｔ_s1〜ｏｕｔ_s4はその競合
制御結果信号を１セルバッファｂｕに送出する。これを
受けて１セルバッファｂｕはセルを転送する。

【００３３】これに先駆けて、主競合制御回路ＭＡまた
は従競合制御回路ＳＡで競合制御に勝つとセレクタＳに
選択データ転送ラインを通知し、１セルバッファｂｕか
ら転送されたセルを選択されたデータ転送ラインとして
の主線ｏｕｔ_m1〜ｏｕｔ_m4または従線ｏｕｔ_s1〜ｏｕｔ
_s4上に送出する。このとき、両者の競合制御結果はＯＲ
論理演算されバス接続された競合制御結果信号として入
力バッファ部１１０〜１４０に通知される。

【００３４】次に、本発明実施例のＡＴＭスイッチのセ
ル転送動作を図４および図５を参照して説明する。図４
は入力バッファ部１１０〜１４０のバッファＢＵおよび
クロスポイントＸＰ₁₁〜ＸＰ₄₄の１セルバッファｂｕの
セル蓄積状況を時系列的に示す図である。図５は各部の
状況を時系列的に示す図である。図４は時間ｔ＝０に、
いずれかの入力バッファ部１１０〜１４０のバッファＢ
ＵにセルがＡ、Ｂ、Ｃ、Ｄの順番で格納されている場合
を示す。このとき、バッファＢＵの先頭に配置されたセ
ルは全セル時間で１セルバッファｂｕに送出されている
とする。

【００３５】ｔ＝０に、既に１セルバッファｂｕにセル
Ａが格納されているので図５に示すセル転送タイムチャ
ートにあるように前述の図３のアドレスフィルタＡＦが
主競合制御回路ＭＡおよび従競合制御回路ＳＡにセル転
送要求信号を送出する。セル転送要求信号を受信した主
競合制御回路ＭＡおよび従競合制御回路ＳＡは、セル転
送要求信号受信後に、主線ｏｕｔ_m1〜ｏｕｔ_m4上にある
他の主競合制御回路ＭＡおよび従線ｏｕｔ_s1〜ｏｕｔ_s4
上にある他の従競合制御回路ＳＡでそれぞれセル競合制
御を行い、その結果を１セルバッファｂｕ、バッファＢ
ＵおよびセレクタＳに通知する。

【００３６】図４および図５は当該クロスポイントＸＰ
₁₁〜ＸＰ₄₄が競合制御に勝ってセルＡを主線ｏｕｔ_m1〜
ｏｕｔ_m4または従線ｏｕｔ_s1〜ｏｕｔ_s4上に送出する場
合を示している。このとき主競合制御回路ＭＡは主線ｏ
ｕｔ_m1〜ｏｕｔ_m4上でセル送出競合制御を行いセル送出
可能なバッファＢＵを選出する。同時に従競合制御回路
ＳＡは従線ｏｕｔ_s1〜ｏｕｔ_s4上でセル送出競合制御を
行いセル送出可能なバッファＢＵを選出する。セル送出
の競合制御によりセル送出可能となったクロスポイント
ＸＰ₁₁〜ＸＰ₄₄では主競合制御回路ＭＡおよび従競合制
御回路ＳＡが制御線を用いてセレクタＳにセレクト信号
を送出する。このときセレクタＳは送出可能ラインが主
線ｏｕｔ_m1〜ｏｕｔ_m4なのか従線ｏｕｔ_s1〜ｏｕｔ_s4な
のかを判定しセレクタＳの方路を設定する。すると次の
時間に送出されたセルがセレクタＳを通じて主線ｏｕｔ
_m1〜ｏｕｔ_m4または従線ｏｕｔ_s1〜ｏｕｔ_s4上に転送さ
れ目的の出力回線ＯＵＴ₁〜ＯＵＴ₄にスイッチングさ
れる。

【００３７】この場合は、図５にあるように競合制御結
果信号を受信すると直ちにセレタクＳにより主線ｏｕｔ
_m1〜ｏｕｔ_m4または従線ｏｕｔ_s1〜ｏｕｔ_s4を選択し、
１セルバッファｂｕからセルが主線ｏｕｔ_m1〜ｏｕｔ_m4
または従線ｏｕｔ_s1〜ｏｕｔ_s4を介して目的の出力回線
ＯＵＴ₁〜ＯＵＴ₄に向けて送出される。

【００３８】この競合制御の結果は図３に示した競合制
御結果信号を通じて入力バッファ部１１０〜１４０のバ
ッファＢＵに通知される。この通知結果によりセルが１
セルバッファｂｕから主線ｏｕｔ_m1〜ｏｕｔ_m4およびま
たは従線ｏｕｔ_s1〜ｏｕｔ_s4に転送されたことが判断で
きるので、バッファＢＵは先頭に保持されるセルＡを廃
棄し、次のアドレスに格納されたセルＢを１セルバッフ
ァｂｕに送出するとともに、セルＢをバッファＢＵの先
頭セルとして格納する。このようなセル送出動作を用い
てｔ＝Ｔに示すように、本発明実施例のＡＴＭスイッチ
はセルを転送する。

【００３９】次に、ｔ＝２Ｔで図４にあるようにバッフ
ァＢＵの先頭にセルＣがあり、このクロスポイントＸＰ
₁₁〜ＸＰ₄₄が競合制御に負けた場合には、主競合制御回
路ＭＡおよび従競合制御回路ＳＡから１セルバッファｂ
ｕにセル送出停止信号が送出され、１セルバッファｂｕ
にセルＣが格納され続ける。

【００４０】さらにその結果は図３の競合制御結果信号
により図２のセル読出制御回路Ｃに伝達され、セル読出
制御回路Ｃはセル読出停止信号をバッファＢＵに送出
し、セルの読出しを停止する。こうしてセルＣはバッフ
ァＢＵに保存され次のセル時間を待って新たに競合制御
を始める。

【００４１】次に、本発明実施例のＡＴＭスイッチに搭
載される主競合制御回路ＭＡおよび従競合制御回路ＳＡ
について説明する。図６は本発明実施例のＡＴＭスイッ
チの主アービタおよび従アービタを示す図である。図６
にあるように主競合制御回路ＭＡおよび従競合制御回路
ＳＡはリングアービタとしての機能を備える二つの主ア
ービタと従アービタから構成される。

【００４２】この主アービタは従アービタを従えて前セ
ル時間内に主線ｏｕｔ_m1〜ｏｕｔ_m4からセルを送出した
クロスポイントＸＰ₁₁〜ＸＰ₄₄を起点としてリング上に
競合制御を行う。このときもう一つのアービタである従
アービタは主アービタと同じ起点から、逆向きにリング
上に競合制御を行う。このような競合制御動作をとるた
めに、本発明実施例のＡＴＭスイッチでは二つ以上のセ
ル転送要求クロスポイントＸＰ₁₁〜ＸＰ₄₄が存在すると
きに、クロスポイントＸＰ₁₁〜ＸＰ₄₄間の公平性を保持
しながら同時に二つのセル転送要求クロスポイントＸＰ
₁₁〜ＸＰ₄₄を選出することが可能となる。

【００４３】図７は主競合制御回路ＭＡおよび従競合制
御回路ＳＡの構成を示す図である。主競合制御回路ＭＡ
および従競合制御回路ＳＡは図７にあるように三つの制
御線を用いて構成することができる。主アービタを構成
するそれぞれの制御線ＤＡ、ＤＢ、ＤＨの論理機能を説
明する。それぞれのアービタは各クロスポイントＸＰ₁₁
〜ＸＰ₄₄間にＤＡ、ＤＢ、ＵＨと名付けられた三つの制
御線を備える。さらに各クロスポイントＸＰ₁₁〜ＸＰ₄₄
は主線ｏｕｔ_m1〜ｏｕｔ_m4を用いて前回セル転送を行っ
たクロスポイントＸＰ₁₁〜ＸＰ₄₄を境にして、主アービ
タ動作方向にＨＩＧＨプライオリティ（グループＡ）、
ＬＯＷプライオリティ（グループＢ）に対応してＨＩＧ
ＨとＬＯＷの二つの状態をレジスタに保持している。こ
のとき主アービタを構成する制御線ＤＡは上流にバッフ
ァＢＵから各クロスポイントＸＰ₁₁〜ＸＰ₄₄にセル転送
要求信号が到着しているかを判定し、ＨＩＧＨ状態を保
持しているＨＩＧＨプライオリティ内のクロスポイント
ＸＰ₁₁〜ＸＰ₄₄内でセル転送要求を発するクロスポイン
トＸＰ₁₁〜ＸＰ₄₄を検知すると、状態をＬＯＷからＨＩ
ＧＨに変えて、その情報を下流のクロスポイントＸＰ₁₁
〜ＸＰ₄₄に送出する。つまり図７にあるように制御線Ｄ
ＡはＨＩＧＨプライオリティ領域内でセル転送要求を持
つクロスポイントＸＰ₁₁〜ＸＰ₄₄を検出する。

【００４４】同様に、制御線ＤＢはＬＯＷプライオリテ
ィ内にセル転送要求を発するクロスポイントＸＰ₁₁〜Ｘ
Ｐ₄₄を検知すると状態をＬＯＷからＨＩＧＨに変えて下
流のクロスポイントＸＰ₁₁〜ＸＰ₄₄に通知する。つまり
制御線ＤＢはＬＯＷプライオリティ内に存在するセル転
送を持つクロスポイントＸＰ₁₁〜ＸＰ₄₄を検出する。こ
のとき第三の制御線ＵＨはＬＯＷプライオリティ内に存
在するクロスポイントＸＰ₁₁〜ＸＰ₄₄にＨＩＧＨプライ
オリティ内に存在するクロスポイントＸＰ₁₁〜ＸＰ₄₄の
セル転送要求の有無を通知する役割を果たし、ＨＩＧＨ
プライオリティを有する下流クロスポイントＸＰ₁₁〜Ｘ
Ｐ₄₄から情報を伝達し、ＨＩＧＨプライオリティ領域内
でセル転送要求情報を受信するクロスポイントＸＰ₁₁〜
ＸＰ₄₄を検出すると状態をＬＯＷからＨＩＧＨに変更
し、ＬＯＷプライオリティ内クロスポイントＸＰ₁₁〜Ｘ
Ｐ₄₄にＨＩＧＨプライオリティ領域にセル転送要求を発
するクロスポイントＸＰ₁₁〜ＸＰ₄₄が存在することを通
知する。

【００４５】これら三つの制御信号の状態値と、セル転
送要求信号、ＨＩＧＨプライオリティ、ＬＯＷプライオ
リティ状態信号を用いて各クロスポイントＸＰ₁₁〜ＸＰ
₄₄は自身のセル送出可能状況を判定する。つまり各々の
クロスポイントＸＰ₁₁〜ＸＰ₄₄はプライオリティの有無
を判定するレジスタ内ビットをみて自身がＨＩＧＨプラ
イオリティ領域にいると判断し、制御線ＤＡがＬからＨ
に状態を反転するとセル送出許可をクロスポイントＸＰ
₁₁〜ＸＰ₄₄に返す。

【００４６】送出許可を受けたクロスポイントＸＰ₁₁〜
ＸＰ₄₄はセルを送出する。各クロスポイントＸＰ₁₁〜Ｘ
Ｐ₄₄が自身がＬＯＷプライオリティ内にいるときには制
御線ＤＢを見て、状態がＬからＨに反転し、しかもＨＩ
ＧＨプライオリティ内のセル転送要求を伝達するＵＨの
状態がＬのままならばＨＩＧＨプライオリティ内にセル
転送要求クロスポイントＸＰ₁₁〜ＸＰ₄₄が存在しないの
でセルを送出する。しかし、制御線ＵＨの状態がＨに反
転していればＨＩＧＨプライオリティ内にセル送出要求
を発するクロスポイントＸＰ₁₁〜ＸＰ₄₄が存在するので
セルを送出しない。

【００４７】従アービタとして同様な機能を持つ制御線
ＤＡ、ＤＢ、ＵＨが反対向きに搭載され、主アービタと
同様に機能する。ただし、従アービタにとってはＨＩＧ
ＨプライオリティとＬＯＷプライオリティの区分が主ア
ービタのそれと反対で主アービタのＨＩＧＨプライオリ
ティ領域とは別の領域を優先してセル転送要求クロスポ
イントＸＰ₁₁〜ＸＰ₄₄を検出する。

【００４８】このような機構により主アービタは主線ｏ
ｕｔ_m1〜ｏｕｔ_m4にセルを転送し、従アービタは従線ｏ
ｕｔ_s1〜ｏｕｔ_s4にセルを転送する。図８に本発明実施
例のＡＴＭスイッチに搭載される競合制御回路の具体的
な回路図例を示す。

【００４９】（実施例まとめ）このような競合制御方法
を搭載するために本発明実施例のＡＴＭスイッチでは同
一出力回線ＯＵＴ₁〜ＯＵＴ₄に対して複数の入力バッ
ファ部１１０〜１４０からのセル転送要求があるとき
に、同時に異なる二つの入力バッファ部１１０〜１４０
を選択し、選択された入力バッファ部１１０〜１４０か
らの同時セル転送を可能としている。

【００５０】図９は本発明実施例のＡＴＭスイッチおよ
び従来例の入力バッファ型のＡＴＭスイッチの実効スル
ープットを示す図である。横軸にＡＴＭスイッチサイズ
をとり、縦軸にスループットをとる。入力トラヒック
は、均一宛先のランダム負荷とした。これよりＡＴＭス
イッチ規模が十分大きい場合には、本発明実施例のＡＴ
Ｍスイッチの実効スループットは０．９１であり、従来
例の入力バッファ型ＡＴＭスイッチの実効スループット
０．５８に比べて十分なスループット特性を得ることが
できることがわかる。

【００５１】本発明実施例のＡＴＭスイッチは、ＡＴＭ
スイッチ内部のセル転送速度を上げることなしに、簡単
なハードウェア量の追加のみで、セル送出機会を増大さ
せることでＨＯＬブロッキングの効果を低減させて、Ａ
ＴＭスイッチのスループットを向上させることができ
る。

【００５２】また、図１０は本発明実施例のＡＴＭスイ
ッチの出力バッファサイズとセル損失率との関係を示す
図である。横軸に出力バッファサイズをとり、縦軸にセ
ル損失率をとる。ここでは最大負荷を“１”としたとき
の負荷率“０．８”“０．８５”“０．９”の場合をそ
れぞれ示した。図１０に示すように本発明実施例のＡＴ
Ｍスイッチは出力側に１００セル程度のバッファを搭載
することでセル損失を１０^-9以下に抑えることができ
る。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
空間スイッチの動作速度を入出力回線速度に比べて高速
化することなしにスループットを向上させることができ
る。また、簡単なハードウェア構成でスループットを向
上させることができる。

【図面の簡単な説明】

【図１】本発明実施例のＡＴＭスイッチの全体構成図。

【図２】入力バッファ部のブロック構成図。

【図３】クロスポイントのブロック構成図。

【図４】入力バッファ部のバッファおよびクロスポイン
トの１セルバッファのセル蓄積状況を時系列的に示す
図。

【図５】各部の状況を時系列的に示す図。

【図６】本発明実施例のＡＴＭスイッチの主アービタお
よび従アービタを示す図。

【図７】主競合制御回路および従競合制御回路の構成を
示す図。

【図８】本発明実施例のＡＴＭスイッチに搭載される競
合制御回路の具体的な回路図例を示す図。

【図９】本発明実施例のＡＴＭスイッチおよび従来例の
入力バッファ型のＡＴＭスイッチの実効スループットを
示す図。

【図１０】本発明実施例のＡＴＭスイッチの出力バッフ
ァサイズとセル損失率との関係を示す図。

【符号の説明】

１１０〜１４０入力バッファ部２１０〜２４０出力バッファ部３１０〜３４０多重化回路ＡＦアドレスフィルタＡＬアービタ線ＢＵバッファｂｕ１セルバッファＣセル読出制御回路ＣＬ、ＤＡ、ＤＢ、ＵＨ制御線ＤＬ₁〜ＤＬ₄ データ線ＩＮ₁〜ＩＮ₄ 入力回線ＭＡ主競合制御回路ＯＵＴ₁〜ＯＵＴ₄ 出力回線ｏｕｔ_m1〜ｏｕｔ_m4 主線ｏｕｔ_s1〜ｏｕｔ_s4 従線ＳセレクタＳＡ従競合制御回路ＸＰ₁₁〜ＸＰ₄₄ クロスポイント

───────────────────────────────────────────────────── フロントページの続き (72)発明者大木英司東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】Ｎ本の入力回線と、Ｍ本の出力回線と、
この入力回線に到来するセルをそのルーティング情報に
したがって所望の出力回線に出力する最大Ｍ×Ｎ個のク
ロスポイントとを備えたＡＴＭスイッチにおいて、前記クロスポイントには、それぞれ一本の入力線および
二本の出力線と、この入力線に到来するセルの転送要求
に対して１セル時間内にそれぞれ出力権を与える互いに
独立な二つのセル競合制御手段と、このセル競合制御手
段によりそれぞれ抽出された二つのセルが同一出力回線
を目指す場合にも１セル時間内にその二つのセルを前記
二本の出力線に転送する手段とを備えたことを特徴とす
るＡＴＭスイッチ。
【請求項２】前記二本の出力線からそれぞれセルを入
力し、そのセルを２倍の速度で多重化する手段を前記出
力回線毎に備えた請求項１記載のＡＴＭスイッチ。
【請求項３】前記Ｎ本の入力回線対応にそれぞれ入力
バッファが備えられ、前記二つのセル競合制御手段は、
前記入力バッファについてその先頭位置に蓄積されたセ
ルの転送要求の有無を巡回的に検出し所定の条件にした
がってこの入力バッファにセルの出力権を与える手段を
それぞれ備えた請求項１または２記載のＡＴＭスイッ
チ。
【請求項４】前記巡回の方向はこの二つのセル競合制
御手段について互いに逆方向である請求項３記載のＡＴ
Ｍスイッチ。
【請求項５】前記出力権を与える手段は、前回の巡回
時に出力権が与えられた入力バッファの位置を今回の巡
回の起点とする請求項３または４記載のＡＴＭスイッ
チ。
【請求項６】前記出力権を与える手段は、三本の制御
線を備え、第一の制御線は、前記起点より下流にある入力バッファ
についてのセルの転送要求の有無を検出しその検出結果
をこの制御線が経由するクロスポイントに伝達する手段
を備え、第二の制御線は、前記起点より上流にある入力バッファ
についてのセルの転送要求の有無を検出しその検出結果
をこの制御線が経由するクロスポイントに伝達する手段
を備え、第三の制御線は、前記起点より下流にある入力バッファ
についてのセルの転送要求の有無の状況を前記起点より
上流にあるこの制御線が経由するクロスポイントに伝達
する手段を備えた請求項３ないし５のいずれかに記載の
ＡＴＭスイッチ。