JPH04239244A - ヘッダ駆動型スイッチ - Google Patents
ヘッダ駆動型スイッチInfo
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- JPH04239244A JPH04239244A JP3013686A JP1368691A JPH04239244A JP H04239244 A JPH04239244 A JP H04239244A JP 3013686 A JP3013686 A JP 3013686A JP 1368691 A JP1368691 A JP 1368691A JP H04239244 A JPH04239244 A JP H04239244A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 59
- 238000012545 processing Methods 0.000 claims abstract description 35
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000012546 transfer Methods 0.000 abstract description 19
- 238000010586 diagram Methods 0.000 description 7
- 238000012423 maintenance Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は非同期転送モード（ＡＴ
Ｍ；Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍ
ｏｄｅ） 交換において、データブロックに付与された
接続情報に基づき、任意の入出回線間において該データ
ブロックの転送を行うスイッチにおいて、スイッチ内部
での処理をデータブロックをパラレル展開した形で行う
ヘッダ駆動型スイッチに関するものである。
Ｍ；Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍ
ｏｄｅ） 交換において、データブロックに付与された
接続情報に基づき、任意の入出回線間において該データ
ブロックの転送を行うスイッチにおいて、スイッチ内部
での処理をデータブロックをパラレル展開した形で行う
ヘッダ駆動型スイッチに関するものである。
【０００２】
【従来の技術】従来の例として内部を４バイトパラレル
処理（Ｋ＝４）でスイッチングを行うスイッチの一般的
な構成図（２×２のスイッチサイズの場合）を図４に示
す。２は、２×２の単位スイッチ、２０１は長さが１２
バイト（Ｎ＝１２）のセル、１０２はスイッチ部、２０
２Ａ，Ｂはパラレル変換を行うシリアル／パラレル変換
部（以下Ｓ／Ｐ部という。）、２０３Ａ，Ｂはシリアル
変換を行うパラレル／シリアル変換部（以下Ｐ／Ｓ部と
いう。）、１０３Ａ，Ｂは入回線、１０４Ａ，Ｂは入回
線（１０３Ａ，Ｂ）対応で速度が１５６ＭＨＺ のクロ
ック線、２０４Ａ，ＢはＳ／Ｐ部（２０２Ａ，Ｂ）とス
イッチ部（１０２）間を４バイトパラレルで転送するデ
ータ線、２０５Ａ，Ｂはデータ線（２０４Ａ，Ｂ）に対
応し速度が１５６／３２ＭＨＺ のクロック線、２０６
Ａ，Ｂはスイッチ部（１０２）とＰ／Ｓ部（２０３Ａ，
Ｂ）間を４バイトパラレルで転送するデータ線、２０７
Ａ，Ｂはデータ線（２０６Ａ，Ｂ）に対応し速度が１５
６／４ＭＨＺ のクロック線、１０５Ａ，Ｂは出回線、
１０６Ａ，Ｂは出回線（１０５Ａ，Ｂ）対応で速度が１
５６ＭＨＺ のクロック線、２０８はデータ線（２０４
Ａ）上のセル形状、２０９はデータ線（２０６Ａ）上の
セル形状、２１０は、速度が１５６／３２ＭＨＺ のス
イッチ内部動作用クロックである。
処理（Ｋ＝４）でスイッチングを行うスイッチの一般的
な構成図（２×２のスイッチサイズの場合）を図４に示
す。２は、２×２の単位スイッチ、２０１は長さが１２
バイト（Ｎ＝１２）のセル、１０２はスイッチ部、２０
２Ａ，Ｂはパラレル変換を行うシリアル／パラレル変換
部（以下Ｓ／Ｐ部という。）、２０３Ａ，Ｂはシリアル
変換を行うパラレル／シリアル変換部（以下Ｐ／Ｓ部と
いう。）、１０３Ａ，Ｂは入回線、１０４Ａ，Ｂは入回
線（１０３Ａ，Ｂ）対応で速度が１５６ＭＨＺ のクロ
ック線、２０４Ａ，ＢはＳ／Ｐ部（２０２Ａ，Ｂ）とス
イッチ部（１０２）間を４バイトパラレルで転送するデ
ータ線、２０５Ａ，Ｂはデータ線（２０４Ａ，Ｂ）に対
応し速度が１５６／３２ＭＨＺ のクロック線、２０６
Ａ，Ｂはスイッチ部（１０２）とＰ／Ｓ部（２０３Ａ，
Ｂ）間を４バイトパラレルで転送するデータ線、２０７
Ａ，Ｂはデータ線（２０６Ａ，Ｂ）に対応し速度が１５
６／４ＭＨＺ のクロック線、１０５Ａ，Ｂは出回線、
１０６Ａ，Ｂは出回線（１０５Ａ，Ｂ）対応で速度が１
５６ＭＨＺ のクロック線、２０８はデータ線（２０４
Ａ）上のセル形状、２０９はデータ線（２０６Ａ）上の
セル形状、２１０は、速度が１５６／３２ＭＨＺ のス
イッチ内部動作用クロックである。
【０００３】セル（２０１）が、Ｓ／Ｐ部（２０２Ａ）
に到着すると、パラレル処理がなされ、４バイトパラレ
ルで３ビット長のセルに変換される（２０８）。変換さ
れたセル（２０８）は、１５６／３２Ｍｂ／ｓ の速度
でスイッチ部（１０２）に入り、スイッチ内部動作用ク
ロック（２１０）に同期してスイッチングされ、ルーテ
ィング情報に従った出力側のＰ／Ｓ部（２０３Ａ）に出
力される。Ｐ／Ｓ部（２０３Ａ）は、４バイトパラレル
で３ビット長のセル（２０９）のシリアル処理を行い、
１６バイトシリアル長のセルに変換し且つ、１５６Ｍｂ
／ｓ の速度に上げて出回線（１０５Ａ）に出力する。
に到着すると、パラレル処理がなされ、４バイトパラレ
ルで３ビット長のセルに変換される（２０８）。変換さ
れたセル（２０８）は、１５６／３２Ｍｂ／ｓ の速度
でスイッチ部（１０２）に入り、スイッチ内部動作用ク
ロック（２１０）に同期してスイッチングされ、ルーテ
ィング情報に従った出力側のＰ／Ｓ部（２０３Ａ）に出
力される。Ｐ／Ｓ部（２０３Ａ）は、４バイトパラレル
で３ビット長のセル（２０９）のシリアル処理を行い、
１６バイトシリアル長のセルに変換し且つ、１５６Ｍｂ
／ｓ の速度に上げて出回線（１０５Ａ）に出力する。
【０００４】ここで、セル長がパラレル処理で展開する
バイト数（本例では、４バイト）単位でない場合、前記
の従来例で示したパラレル処理では扱えないのが明らか
である。
バイト数（本例では、４バイト）単位でない場合、前記
の従来例で示したパラレル処理では扱えないのが明らか
である。
【０００５】
【発明が解決しようとする課題】ＡＴＭでは、高速な転
送が要求され、スイッチ内部では高速なスイッチング処
理のためセルをパラレル展開し、低速な速度に落として
、処理を行うのが通常である。ここで、ＣＣＩＴＴ勧告
で決定された５３バイト長のセルを例とした場合、５３
バイトは素数なので従来方法でパラレル処理を行うとす
ると１バイト又は５３バイトのパラレル処理となる。 しかし、１バイトではスイッチ内部処理が速度的に厳し
くなり、５３バイトでは展開処理によりハード量が増大
しＬＳＩ化の点で望ましくない。
送が要求され、スイッチ内部では高速なスイッチング処
理のためセルをパラレル展開し、低速な速度に落として
、処理を行うのが通常である。ここで、ＣＣＩＴＴ勧告
で決定された５３バイト長のセルを例とした場合、５３
バイトは素数なので従来方法でパラレル処理を行うとす
ると１バイト又は５３バイトのパラレル処理となる。 しかし、１バイトではスイッチ内部処理が速度的に厳し
くなり、５３バイトでは展開処理によりハード量が増大
しＬＳＩ化の点で望ましくない。
【０００６】このように、従来の方式では、スイッチ内
部でパラレル処理を行うバイト数によって、扱えるセル
の長さが制限されるという欠点があった。
部でパラレル処理を行うバイト数によって、扱えるセル
の長さが制限されるという欠点があった。
【０００７】本発明の目的は、スイッチ内部でパラレル
処理を行うバイト数によって、扱えるセルの長さが制限
されることが無く、自由なバイト単位長のセルを扱える
ヘッダ駆動型スイッチを提供することにある。
処理を行うバイト数によって、扱えるセルの長さが制限
されることが無く、自由なバイト単位長のセルを扱える
ヘッダ駆動型スイッチを提供することにある。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため、入回線からＮ（Ｎは整数）バイト長で速度が
Ｓｂｉｔ／ｓ の固定長データブロックからなるセルを
入力し、Ｋ（Ｋは整数）バイトにパラレル展開する入回
線対応部と、該パラレル展開されたセルを入力し、該セ
ルに付与された複数ビットからなる出回線アドレス情報
によりスイッチング処理を行うスイッチ部と、該スイッ
チ部から出力された該パラレル展開されたセルを入力し
、シリアル変換を行って出回線に出力する出回線対応部
からなるヘッダ駆動型スイッチにおいて、前記入回線対
応部は、入回線から入力したＮバイト長セルをパラレル
展開し、Ｋバイトで展開したデータは、（８×Ｋ）／Ｓ
秒の間隔で入力速度変換回路に出力し、Ｋバイトに満た
ないＭ（Ｍ＝Ｎ−ＫＬ、ただしＬは整数）バイトのデー
タは、Ｋ−Ｍバイトのダミーバイトを付加して一つ前の
Ｋバイトの送出から（８×Ｍ）／Ｓ秒の間隔で入力速度
変換回路に出力するシリアル／パラレル変換回路と、該
シリアル／パラレル変換回路から到着するデータを前記
スイッチ部の処理速度に同期した速度に変換してスイッ
チ部に出力する入力速度変換回路を備え、前記出回線対
応部は、ダミーバイトを付加したデータの一つ後のデー
タは、ダミーバイトを付加したデータから（８×Ｍ）／
Ｓ秒の間隔でパラレル／シリアル変換回路に送出し、そ
の他のデータは（８×Ｋ）／Ｓ秒の間隔でパラレル／シ
リアル変換回路に送出する出力速度変換回路と、該出力
速度変換回路から到着したデータからダミーバイトを除
去してシリアル変換を行い、Ｓｂｉｔ／ｓ の速度で出
回線に出力するパラレル／シリアル変換回路を備えたこ
とを特徴としている。
するため、入回線からＮ（Ｎは整数）バイト長で速度が
Ｓｂｉｔ／ｓ の固定長データブロックからなるセルを
入力し、Ｋ（Ｋは整数）バイトにパラレル展開する入回
線対応部と、該パラレル展開されたセルを入力し、該セ
ルに付与された複数ビットからなる出回線アドレス情報
によりスイッチング処理を行うスイッチ部と、該スイッ
チ部から出力された該パラレル展開されたセルを入力し
、シリアル変換を行って出回線に出力する出回線対応部
からなるヘッダ駆動型スイッチにおいて、前記入回線対
応部は、入回線から入力したＮバイト長セルをパラレル
展開し、Ｋバイトで展開したデータは、（８×Ｋ）／Ｓ
秒の間隔で入力速度変換回路に出力し、Ｋバイトに満た
ないＭ（Ｍ＝Ｎ−ＫＬ、ただしＬは整数）バイトのデー
タは、Ｋ−Ｍバイトのダミーバイトを付加して一つ前の
Ｋバイトの送出から（８×Ｍ）／Ｓ秒の間隔で入力速度
変換回路に出力するシリアル／パラレル変換回路と、該
シリアル／パラレル変換回路から到着するデータを前記
スイッチ部の処理速度に同期した速度に変換してスイッ
チ部に出力する入力速度変換回路を備え、前記出回線対
応部は、ダミーバイトを付加したデータの一つ後のデー
タは、ダミーバイトを付加したデータから（８×Ｍ）／
Ｓ秒の間隔でパラレル／シリアル変換回路に送出し、そ
の他のデータは（８×Ｋ）／Ｓ秒の間隔でパラレル／シ
リアル変換回路に送出する出力速度変換回路と、該出力
速度変換回路から到着したデータからダミーバイトを除
去してシリアル変換を行い、Ｓｂｉｔ／ｓ の速度で出
回線に出力するパラレル／シリアル変換回路を備えたこ
とを特徴としている。
【０００９】
【作用】本発明は、入力されたセルに対して、スイッチ
内部の並列展開単位に合わせるようにダミーバイトを付
加するとともに、付加によって生じたスイッチ内部処理
速度と回線速度との差の速度調整を、付加したダミーバ
イト数に応じてＳ／Ｐ変換回路又はＰ／Ｓ変換回路とス
イッチ処理部間の転送タイミングを時間的に変化させる
ことにより行うようにしたため、スイッチ内部でパラレ
ル処理を行うバイト数によって、扱えるセルの長さが制
限されることが無くなり、自由なバイト単位長のセルを
扱えるスイッチが実現できる。また、装置内でセルに保
守，試験用の制御情報ビットを付け加えたい場合やセル
内の不必要なデータを削除して転送したい場合に、自由
な長さのセル長に対応できる。
内部の並列展開単位に合わせるようにダミーバイトを付
加するとともに、付加によって生じたスイッチ内部処理
速度と回線速度との差の速度調整を、付加したダミーバ
イト数に応じてＳ／Ｐ変換回路又はＰ／Ｓ変換回路とス
イッチ処理部間の転送タイミングを時間的に変化させる
ことにより行うようにしたため、スイッチ内部でパラレ
ル処理を行うバイト数によって、扱えるセルの長さが制
限されることが無くなり、自由なバイト単位長のセルを
扱えるスイッチが実現できる。また、装置内でセルに保
守，試験用の制御情報ビットを付け加えたい場合やセル
内の不必要なデータを削除して転送したい場合に、自由
な長さのセル長に対応できる。
【００１０】以下図面に基づき実施例について説明する
。
。
【００１１】
【実施例】本発明のヘッダ駆動型スイッチの実施例を図
１に示す。
１に示す。
【００１２】図１において、１は２×２単位スイッチ、
１０１は長さが１４バイトのセル、１０７Ａ，Ｂは入回
線対応部、１０８はＳ／Ｐ変換回路、１０９は入力速度
変換回路、１１０Ａ，Ｂは出回線対応部、１１１はＰ／
Ｓ変換回路、１１２は出力速度変換回路、１１３はＳ／
Ｐ変換回路（１０８）と入力速度変換回路（１０９）を
結ぶ４バイトパラレル転送のデータ線、１１４は前記デ
ータ線（１１３）対応のクロック線、１１５は入力速度
変換回路（１０９）とスイッチ部（１０２）を結ぶ４バ
イトパラレル転送のデータ線、１１６は前記データ線（
１１５）対応のクロック線、１１７はスイッチ部（１０
２）と出力速度変換回路（１１２）を結ぶ４バイトパラ
レル転送のデータ線、１１８は前記データ線（１１７）
対応のクロック線、１１９は出力速度変換回路（１１２
）とＰ／Ｓ変換回路（１１１）を結ぶ４バイトパラレル
転送のデータ線、１２０は前記データ線（１１９）対応
のクロック線である。
１０１は長さが１４バイトのセル、１０７Ａ，Ｂは入回
線対応部、１０８はＳ／Ｐ変換回路、１０９は入力速度
変換回路、１１０Ａ，Ｂは出回線対応部、１１１はＰ／
Ｓ変換回路、１１２は出力速度変換回路、１１３はＳ／
Ｐ変換回路（１０８）と入力速度変換回路（１０９）を
結ぶ４バイトパラレル転送のデータ線、１１４は前記デ
ータ線（１１３）対応のクロック線、１１５は入力速度
変換回路（１０９）とスイッチ部（１０２）を結ぶ４バ
イトパラレル転送のデータ線、１１６は前記データ線（
１１５）対応のクロック線、１１７はスイッチ部（１０
２）と出力速度変換回路（１１２）を結ぶ４バイトパラ
レル転送のデータ線、１１８は前記データ線（１１７）
対応のクロック線、１１９は出力速度変換回路（１１２
）とＰ／Ｓ変換回路（１１１）を結ぶ４バイトパラレル
転送のデータ線、１２０は前記データ線（１１９）対応
のクロック線である。
【００１３】図２は、入回線対応部（１０７Ａ）の詳細
な機能及びセル転送のフローを示した図である。１１３
Ａ及び１１５Ａは１個前のセル最後尾、１１３Ｂ〜１１
３Ｄ及び１１５Ｂ〜１１５Ｄは通常にパラレル処理され
たセルデータ、１１３Ｅ及び１１５Ｅはセル最後尾にダ
ミーバイト（＝２バイト）を付加してパラレル処理され
たセルデータである。
な機能及びセル転送のフローを示した図である。１１３
Ａ及び１１５Ａは１個前のセル最後尾、１１３Ｂ〜１１
３Ｄ及び１１５Ｂ〜１１５Ｄは通常にパラレル処理され
たセルデータ、１１３Ｅ及び１１５Ｅはセル最後尾にダ
ミーバイト（＝２バイト）を付加してパラレル処理され
たセルデータである。
【００１４】図３は、出回線対応部（１１０Ａ）の詳細
な機能及びセル転送のフローを示した図である。１１７
Ａ及び１１９Ａは１個前のセル最後尾、１１７Ｂ〜１１
７Ｄ及び１１９Ｂ〜１１９Ｄは通常にパラレル処理され
たセルデータ、１１７Ｅ及び１１９Ｅはセル最後尾にダ
ミーバイト（＝２バイト）を付加してパラレル処理され
たセルデータである。
な機能及びセル転送のフローを示した図である。１１７
Ａ及び１１９Ａは１個前のセル最後尾、１１７Ｂ〜１１
７Ｄ及び１１９Ｂ〜１１９Ｄは通常にパラレル処理され
たセルデータ、１１７Ｅ及び１１９Ｅはセル最後尾にダ
ミーバイト（＝２バイト）を付加してパラレル処理され
たセルデータである。
【００１５】なお、図１，図２，図３において、図４と
同様な部分については同じ番号で記載する。
同様な部分については同じ番号で記載する。
【００１６】図１，図２及び図３を用いて本発明の詳細
な説明を行う。
な説明を行う。
【００１７】１４バイト長のセル（１０１）は１５６Ｍ
ｂ／ｓ の速度で入回線対応部（１０７Ａ）のＳ／Ｐ変
換回路（１０８）に入力する。
ｂ／ｓ の速度で入回線対応部（１０７Ａ）のＳ／Ｐ変
換回路（１０８）に入力する。
【００１８】Ｓ／Ｐ変換回路（１０８）は、４バイト単
位にパラレル処理を行う機能、末尾２バイトは４バイト
でないため、ダミーバイト２バイト付加してパラレル処
理を行う機能及びパラレルデータの送出タイミングを調
整する機能をもつ。
位にパラレル処理を行う機能、末尾２バイトは４バイト
でないため、ダミーバイト２バイト付加してパラレル処
理を行う機能及びパラレルデータの送出タイミングを調
整する機能をもつ。
【００１９】前述のＳ／Ｐ変換回路（１０８）の機能に
よりセル（１０１）のＡ〜Ｌバイトまでは４バイトにパ
ラレル処理した後３２／１５６μｓの周期でセルデータ
１１３Ｂから１１３Ｄの様に入力速度変換回路（１０９
）に送出し、残りのセルデータ（ＮとＭ）は２バイトの
ダミーバイトを付加してパラレル処理した後１６／１５
６μｓの周期でセルデータ１１３Ｅの様に入力速度変換
回路（１０９）に送出する。
よりセル（１０１）のＡ〜Ｌバイトまでは４バイトにパ
ラレル処理した後３２／１５６μｓの周期でセルデータ
１１３Ｂから１１３Ｄの様に入力速度変換回路（１０９
）に送出し、残りのセルデータ（ＮとＭ）は２バイトの
ダミーバイトを付加してパラレル処理した後１６／１５
６μｓの周期でセルデータ１１３Ｅの様に入力速度変換
回路（１０９）に送出する。
【００２０】パラレル処理後のセル（セルデータ１１３
Ｂから１１３Ｅ）は１セル送出時間が１１２／１５６μ
ｓで３２／１５６μｓと１６／１５６μｓの混在する不
規則なタイミング周期で入力速度変換回路（１０９）に
転送されるので、入力速度変換回路（１０９）は、内部
動作クロック（１２１）を用いて、１セル時間が１１２
／１５６μｓでパラレル処理されたセルデータ（１１５
Ｂから１１５Ｅ）が２８／１５６μｓの一定周期になる
様に速度変換を行いスイッチ部（１０２）へ送出する。
Ｂから１１３Ｅ）は１セル送出時間が１１２／１５６μ
ｓで３２／１５６μｓと１６／１５６μｓの混在する不
規則なタイミング周期で入力速度変換回路（１０９）に
転送されるので、入力速度変換回路（１０９）は、内部
動作クロック（１２１）を用いて、１セル時間が１１２
／１５６μｓでパラレル処理されたセルデータ（１１５
Ｂから１１５Ｅ）が２８／１５６μｓの一定周期になる
様に速度変換を行いスイッチ部（１０２）へ送出する。
【００２１】スイッチ部（１０２）は、内部動作クロッ
ク（１２１）に同期して、スイッチングを行いルーティ
ング情報に基づいた出回線対応部（本実施例では１１０
Ａ）の出力速度変換回路（１１２）に出力する。
ク（１２１）に同期して、スイッチングを行いルーティ
ング情報に基づいた出回線対応部（本実施例では１１０
Ａ）の出力速度変換回路（１１２）に出力する。
【００２２】出回線対応部（１１０Ａ）において出力速
度変換回路（１１２）は、１セル時間が１１２／１５６
μｓで２８／１５６μｓの一定周期で送られてくるセル
（１１７Ｂから１１７Ｅ）のうち、先頭のデータ（１１
９Ｂ）のみを１６／１５６μｓの周期に変更し（１１９
Ａ）、残りのデータ（１１７Ｃから１１７Ｅ）までは、
３２／１５６μｓに変更（１１９Ｃから１１９Ｅ）して
Ｐ／Ｓ変換回路（１１１）を送出する。
度変換回路（１１２）は、１セル時間が１１２／１５６
μｓで２８／１５６μｓの一定周期で送られてくるセル
（１１７Ｂから１１７Ｅ）のうち、先頭のデータ（１１
９Ｂ）のみを１６／１５６μｓの周期に変更し（１１９
Ａ）、残りのデータ（１１７Ｃから１１７Ｅ）までは、
３２／１５６μｓに変更（１１９Ｃから１１９Ｅ）して
Ｐ／Ｓ変換回路（１１１）を送出する。
【００２３】Ｐ／Ｓ変換回路（１１１）は、末尾２バイ
トのダミーバイトを削除する機能とシリアル処理を行い
、１５６Ｍｂ／ｓ の速度で回線に出力する機能をもつ
。
トのダミーバイトを削除する機能とシリアル処理を行い
、１５６Ｍｂ／ｓ の速度で回線に出力する機能をもつ
。
【００２４】前述のＰ／Ｓ変換回路（１１１）の機能に
より、Ｐ／Ｓ変換回路（１１１）は１個前のセル（１１
９Ａ）の２バイト分のシリアル処理を行いダミーバイト
を削除して、次のデータ（１１９Ｂ）のシリアル処理を
開始する。ここで、１１９Ａと１１９Ｂの周期は１６／
１５６μｓであり、これは、２バイト分のシリアル処理
時間に相当する。この事から１１９Ａの２バイト分のシ
リアル処理を完了した時点で１１９Ｂのシリアル処理が
開始されるので、２バイト分のダミーバイトは自動的に
削除されると共に、シリアル処理されたセル間に空はで
きずスムーズに送出される。１１９Ｂから１１９Ｅ間は
３２／１５６μｓの周期でＰ／Ｓ変換回路（１１１）に
入力し、シリアル処理後１５６Ｍｂ／ｓ の速度で出回
線に送出する。
より、Ｐ／Ｓ変換回路（１１１）は１個前のセル（１１
９Ａ）の２バイト分のシリアル処理を行いダミーバイト
を削除して、次のデータ（１１９Ｂ）のシリアル処理を
開始する。ここで、１１９Ａと１１９Ｂの周期は１６／
１５６μｓであり、これは、２バイト分のシリアル処理
時間に相当する。この事から１１９Ａの２バイト分のシ
リアル処理を完了した時点で１１９Ｂのシリアル処理が
開始されるので、２バイト分のダミーバイトは自動的に
削除されると共に、シリアル処理されたセル間に空はで
きずスムーズに送出される。１１９Ｂから１１９Ｅ間は
３２／１５６μｓの周期でＰ／Ｓ変換回路（１１１）に
入力し、シリアル処理後１５６Ｍｂ／ｓ の速度で出回
線に送出する。
【００２５】上記例で示す様にセル長がパラレル展開数
で割り切れない場合においても本発明を用いれば、容易
に処理を行うことができる。また、上記例では、４バイ
トパラレル処理で２バイト余りのでる例を用いたが、Ｓ
／Ｐ変換回路１０８の１１３Ｄと１１３Ｅの間及び出力
速度変換回路１１２の１１９Ａと１１９Ｂの間のタイミ
ング幅を余りのバイト数に応じて調節する事によってあ
らゆる長さのセルを扱うスイッチを実現することが可能
である。
で割り切れない場合においても本発明を用いれば、容易
に処理を行うことができる。また、上記例では、４バイ
トパラレル処理で２バイト余りのでる例を用いたが、Ｓ
／Ｐ変換回路１０８の１１３Ｄと１１３Ｅの間及び出力
速度変換回路１１２の１１９Ａと１１９Ｂの間のタイミ
ング幅を余りのバイト数に応じて調節する事によってあ
らゆる長さのセルを扱うスイッチを実現することが可能
である。
【００２６】なお本発明は上記実施例の、パラレル展開
後ダミーバイトを付加して処理するセルデータの位置に
ついてとくに限定されるものでないことは明らかである
。
後ダミーバイトを付加して処理するセルデータの位置に
ついてとくに限定されるものでないことは明らかである
。
【００２７】
【発明の効果】以上述べたように本発明によれば、入力
されたセルに対して、スイッチ内部の並列展開単位に合
わせるようにダミーバイトを付加するとともに、付加に
よって生じたスイッチ内部処理速度と回線速度との差の
速度調整を、付加したダミーバイト数に応じてＳ／Ｐ変
換回路又はＰ／Ｓ変換回路とスイッチ処理部間の転送タ
イミングを時間的に変化させることにより行うようにし
たため、スイッチ内部でパラレル処理を行うバイト数に
よって、扱えるセルの長さが制限されることが無くなり
、自由なバイト単位長のセルを扱えるスイッチが実現で
きる。
されたセルに対して、スイッチ内部の並列展開単位に合
わせるようにダミーバイトを付加するとともに、付加に
よって生じたスイッチ内部処理速度と回線速度との差の
速度調整を、付加したダミーバイト数に応じてＳ／Ｐ変
換回路又はＰ／Ｓ変換回路とスイッチ処理部間の転送タ
イミングを時間的に変化させることにより行うようにし
たため、スイッチ内部でパラレル処理を行うバイト数に
よって、扱えるセルの長さが制限されることが無くなり
、自由なバイト単位長のセルを扱えるスイッチが実現で
きる。
【００２８】ここでＬＳＩ技術を用いた実現を考えた場
合、パラレル展開数が増えればスイッチ内部処理速度が
減少するかわりにハード量が増加する。ＬＳＩ内部速度
とハード量の実現可能値は、ＬＳＩ技術の進歩により変
化し、それによってＬＳＩ内部での最適なパラレル展開
数も変化する。この場合、本発明によれば、最適なパラ
レル展開数での設計が可能であり、ＬＳＩ化に適してい
る。
合、パラレル展開数が増えればスイッチ内部処理速度が
減少するかわりにハード量が増加する。ＬＳＩ内部速度
とハード量の実現可能値は、ＬＳＩ技術の進歩により変
化し、それによってＬＳＩ内部での最適なパラレル展開
数も変化する。この場合、本発明によれば、最適なパラ
レル展開数での設計が可能であり、ＬＳＩ化に適してい
る。
【００２９】その他に装置内でセルに独自の保守，試験
用の情報ビットを付け加えたい場合やセル内の不必要な
データを削除して転送したい場合に、自由な長さのセル
長に対応できる。
用の情報ビットを付け加えたい場合やセル内の不必要な
データを削除して転送したい場合に、自由な長さのセル
長に対応できる。
【図１】本発明の実施例の２×２スイッチの構成図であ
る。
る。
【図２】図１内の入回線対応部（１０７Ａ）の詳細な機
能及びセル転送のフローを示した図である。
能及びセル転送のフローを示した図である。
【図３】図１の出回線対応部（１１０Ａ）の詳細な機能
及びセル転送のフローを示した図である。
及びセル転送のフローを示した図である。
【図４】従来の２×２のスイッチの構成図である。
１ ２×２単位スイッチ
１０１ セル
１０２ スイッチ部
１０３Ａ，Ｂ 入回線
１０４Ａ，Ｂ クロック線
１０５Ａ，Ｂ 出回線
１０６Ａ，Ｂ クロック線
１０７Ａ，Ｂ 入回線対応部
１０８ Ｓ／Ｐ変換回路
１０９ 入力速度変換回路
１１０Ａ，Ｂ 出回線対応部
１１１ Ｐ／Ｓ変換回路
１１２ 出力速度変換回路
１１３ データ線
１１４ クロック線
１１５ データ線
１１６ クロック線
１１７ データ線
１１８ クロック線
１１９ データ線
１２０ クロック線
Claims (1)
- 【請求項１】 入回線からＮ（Ｎは整数）バイト長で
速度がＳｂｉｔ／ｓ の固定長データブロックからなる
セルを入力し、Ｋ（Ｋは整数）バイトにパラレル展開す
る入回線対応部と、該パラレル展開されたセルを入力し
、該セルに付与された複数ビットからなる出回線アドレ
ス情報によりスイッチング処理を行うスイッチ部と、該
スイッチ部から出力された該パラレル展開されたセルを
入力し、シリアル変換を行って出回線に出力する出回線
対応部からなるヘッダ駆動型スイッチにおいて、前記入
回線対応部は、入回線から入力したＮバイト長セルをパ
ラレル展開し、Ｋバイトで展開したデータは、（８×Ｋ
）／Ｓ秒の間隔で入力速度変換回路に出力し、Ｋバイト
に満たないＭ（Ｍ＝Ｎ−ＫＬ、ただしＬは整数）バイト
のデータは、Ｋ−Ｍバイトのダミーバイトを付加して一
つ前のＫバイトの送出から（８×Ｍ）／Ｓ秒の間隔で入
力速度変換回路に出力するシリアル／パラレル変換回路
と、該シリアル／パラレル変換回路から到着するデータ
を前記スイッチ部の処理速度に同期した速度に変換して
スイッチ部に出力する入力速度変換回路を備え、前記出
回線対応部は、ダミーバイトを付加したデータの一つ後
のデータは、ダミーバイトを付加したデータから（８×
Ｍ）／Ｓ秒の間隔でパラレル／シリアル変換回路に送出
し、その他のデータは（８×Ｋ）／Ｓ秒の間隔でパラレ
ル／シリアル変換回路に送出する出力速度変換回路と、
該出力速度変換回路から到着したデータからダミーバイ
トを除去してシリアル変換を行い、Ｓｂｉｔ／ｓ の速
度で出回線に出力するパラレル／シリアル変換回路を備
えてなることを特徴とするヘッダ駆動型スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013686A JPH04239244A (ja) | 1991-01-11 | 1991-01-11 | ヘッダ駆動型スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013686A JPH04239244A (ja) | 1991-01-11 | 1991-01-11 | ヘッダ駆動型スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239244A true JPH04239244A (ja) | 1992-08-27 |
Family
ID=11840075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013686A Pending JPH04239244A (ja) | 1991-01-11 | 1991-01-11 | ヘッダ駆動型スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239244A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795215A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | Ａｔｍセル組立て分解装置 |
| WO2006064947A1 (ja) * | 2004-12-17 | 2006-06-22 | Heiwa Corporation | シリアル通信方法及び遊技機内の基板間通信方法 |
-
1991
- 1991-01-11 JP JP3013686A patent/JPH04239244A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795215A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | Ａｔｍセル組立て分解装置 |
| WO2006064947A1 (ja) * | 2004-12-17 | 2006-06-22 | Heiwa Corporation | シリアル通信方法及び遊技機内の基板間通信方法 |
| JPWO2006064947A1 (ja) * | 2004-12-17 | 2008-08-07 | 株式会社平和 | シリアル通信方法及び遊技機内の基板間通信方法 |
| JP4801595B2 (ja) * | 2004-12-17 | 2011-10-26 | 株式会社平和 | 遊技機 |
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