JPH08288950A

JPH08288950A - セルリレー形交換装置

Info

Publication number: JPH08288950A
Application number: JP8671495A
Authority: JP
Inventors: Hiroshi Yoshizawa; 澤宏吉
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1995-04-12
Filing date: 1995-04-12
Publication date: 1996-11-01

Abstract

(57)【要約】【目的】高速な伝送速度に対応することができ、容易に
ＣＡＭのエントリー数を増加することができるセルリレ
ー形交換装置の提供。【構成】入力セルデータをヘッダーおよび通信データに
分離する入力制御回路と、通信データを保持する通信デ
ータバッファと、ＣＡＭにより入力セルデータのヘッダ
ーと入力通信回線で使用される全てのヘッダーとを照合
して、一致する入力通信回線のヘッダーに対応する出力
通信回線のヘッダーを出力するヘッダー更新回路と、通
信データバッファから出力される通信データおよびヘッ
ダー更新回路から出力される出力通信回線のヘッダーを
合成し、これを出力セルデータとして出力通信回線に出
力する出力制御回路と、ヘッダー更新回路のＣＡＭを並
列に使用し、照合を並列に処理する並列処理とヘッダー
更新回路のＣＡＭを直列に使用し、照合を直列に処理す
る直列処理とを切換える切換回路とを備えることによ
り、上記目的を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ通信網における
パケットデータの交換装置に関し、詳しくは、Ｂ−ＩＳ
ＤＮ（広帯域統合サービスディジタル網）のセルリレー
形パケットデータ（以下、セルデータと記述する）にお
いて、入力通信回線のセルデータのヘッダーを出力通信
回線のヘッダーに更新するセルリレー形交換装置に関す
る。

【０００２】

【従来の技術】図６に示すように、Ｂ−ＩＳＤＮのＡＴ
Ｍ（Asynchronous Transfer Mode：非同期転送モード）
において、データストリームは、５３バイト固定長のセ
ルデータから構成される。このセルデータは、５バイト
のヘッダーと４８バイトの通信データとから構成され、
ヘッダーは、伝送パス（伝送経路）を指定するＶＰＩ
（Virtual Path Identifier ：仮想パス）フィールド
と、伝送回線を指定するＶＣＩ（Virtual Channel Iden
tifier：仮想チャネル）フィールドとからなる制御情報
により構成される。

【０００３】ＡＴＭセルリレー形交換機やＡＴＭスイッ
チングハブは、入力通信回線から入力される入力セルデ
ータのヘッダーであるＶＰＩおよびＶＣＩを、これに対
応する出力通信回線のヘッダーであるＶＰＩおよびＶＣ
Ｉに更新することにより、入力通信回線および出力通信
回線を接続し、入力通信回線から入力される通信データ
を出力通信回線に送出している。

【０００４】従来、このような入力通信回線および出力
通信回線の接続は、ソフトウェアにより制御されるデー
タ交換機を用いて行われるのが一般的であった。即ち、
入力通信回線のヘッダーと出力通信回線のヘッダーとの
対応テーブルを用いて、入力通信回線から入力される入
力セルデータのヘッダーと入力通信回線において使用さ
れる全てのヘッダーとを順次照合し、一致する入力通信
回線のヘッダーに対応する出力通信回線のヘッダーに更
新することにより、入力通信回線および出力通信回線を
接続していた。

【０００５】このソフトウェアにより制御されるデータ
交換機においては、入力通信回線のヘッダーと出力通信
回線のヘッダーとの対応テーブルを用いているため、そ
のエントリー数を容易に増加することができるという利
点を有する反面、その検索動作に長時間を必要とすると
いう問題点があった。例えば、ＡＴＭの通信速度は１５
５Ｍｂｐｓ以上の高速である場合が多く、ソフトウェア
により制御されるデータ交換機では、通信データの転送
速度が高速な場合には対応することができなかった。

【０００６】このため、例えば特開平１−２３１４５２
号公報に開示されたフレーム・リレー形データ交換機な
どのように、ＣＡＭ（Content Addressable Memory：連
想メモリ）を用いて検索動作を高速に行わせることが提
案されている。

【０００７】このフレーム・リレー形データ交換機は、
入力通信回線上の論理回線データをヘッダ部と通信デー
タ部とに分離する入力制御装置と、ヘッダ部を予め登録
された入力論理回線番号と照合し、一致した入力論理回
線番号が格納されたアドレスに相当するアドレス制御信
号を出力するＣＡＭと、アドレス制御信号に基づいて一
致した入力論理回線番号に対応する予め登録された出力
通信回線番号を出力する一時記憶回路と、通信データ部
を一時格納する通信データバッファと、一時記憶回路か
ら出力される出力通信回線番号と通信データバッファか
ら出力される通信データ部とを合成して論理回線データ
として出力通信回線上に出力する出力制御装置とを備え
ている。

【０００８】このフレーム・リレー形データ交換機にお
いて、入力通信回線から入力制御装置に入力される論理
回線データはヘッダ部および通信データ部に分離され、
ヘッダ部はＣＡＭに供給されて入力通信回線の論理回線
番号と照合され、通信データ部はＣＡＭによりヘッダ部
が照合される間、通信データバッファに保持される。そ
して、ヘッダ部に一致する論理回線番号がＣＡＭに登録
されている場合、これに対応するアドレス制御信号が一
時記憶回路に供給され、一時記憶回路から対応する出力
通信回線の論理回線番号が出力制御装置に供給されると
ともに、通信データバッファから通信データ部が出力制
御装置に供給される。出力制御装置において、これらの
出力通信回線の論理回線番号および通信データ部は論理
回線データとして合成されて出力通信回線に出力され
る。

【０００９】このフレーム・リード形データ交換機によ
れば、メモリアクセスの高速化に比例して、即ち、ＣＡ
Ｍを用いてヘッダ部の照合・更新処理を行っているた
め、ＣＡＭや一時記憶回路が高速になればなる程、交換
処理能力を向上させることができるとしている。

【００１０】ところで、このヘッダ部の照合・更新処理
に許容される時間は、図５に示すように、例えばＡＴＭ
のセルデータでは、最悪セルデータが絶え間なく転送さ
れる場合であり、合計５３バイトのセルデータが転送さ
れる間の時間である。このため、ＡＴＭのようなセルデ
ータが固定長のセルリレー形交換装置の場合、通信デー
タの伝送速度が上昇することにより、ヘッダーの照合・
更新処理に許容される時間が短くなり、ＣＡＭのアクセ
スタイムが短縮されたとしても処理することができない
場合があるという問題点があった。

【００１１】この問題点を解決するための参考資料とし
て、例えば特開昭５１−１２８２３２号公報に開示され
た情報処理系や、特開平５−１９８１８６号公報に開示
された連想メモリシステムなどがある。

【００１２】特開昭５１−１２８２３２号公報に開示さ
れた情報処理系は、メインメモリと、このメインメモリ
の情報の一部を記憶し、メインメモリよりも高速で動作
する補助メモリと、読み出しまたは書き込み動作の際に
使用されるアドレスが補助メモリ内にあるかどうかを決
定するための比較情報を発生する連想メモリとを有する
メモリモジュールを複数持ち、インターリーブ操作によ
って順当に逐次に要求されると期待されるワードが、こ
れらのメモリモジュール内の補助メモリ単位に記憶され
るものである。

【００１３】この情報処理系によれば、インターリーブ
技術によって逐次に使用されるべきワードが同一の補助
メモリ内に属している確率が減少し、逐次のワードが効
率的に同時にアクセスされる確率、即ち、次の順番のワ
ードが前のワードの処理の完了前にアクセスされる確率
が増加するため、システム内に重複アクセスが達成さ
れ、処理の全体的速度が増大されるとしている。

【００１４】また、特開平５−１９８１８６号公報に開
示された連想メモリシステムは、マイクロプロセッサか
ら供給される仮想アドレスと予め記憶されたデータとが
一致する時に第１の信号を出力する第１の連想メモリ回
路と、この仮想アドレスと一致するデータが存在する時
にこのデータを出力するキャッシュメモリと、このキャ
ッシュメモリから出力されるデータと第１の信号が出力
されたメモリ領域に予め記憶された物理アドレスとが一
致する時に第２の信号を出力する第２の連想メモリ回路
とを備えるものである。

【００１５】この連想メモリシステムによれば、マイク
ロプロセッサの仮想アドレスを物理アドレスに変換する
処理と、キャッシュメモリの中に必要なデータが存在す
るかどうかを判断する処理とを、第１および第２の連想
メモリ回路により並列処理させることが可能になるた
め、キャッシュデータのヒット信号生成時間を短縮する
ことができるとしている。

【００１６】これらの情報処理系や連想メモリシステム
においては、メインメモリ（主記憶）に対して読み出し
または書き込みに使用されるアドレスが、補助メモリ
（キャッシュメモリ）の中に存在するかどうかを決定す
るためにＣＡＭを使用するものである。しかし、これら
の公報に開示されているのは、コンピュータのメモリシ
ステムを高速動作させるための工夫であり、ＣＡＭによ
る検索動作を高速に行わせるためのものではない。

【００１７】なお、上述するフレーム・リレー形データ
交換機においては、ＡＴＭのセルデータの場合とは異な
り、フレームデータが可変長であるため、例えばフレー
ムデータのデータ長を長くすることにより、上記問題点
を回避することが可能である。また、ＣＡＭを利用した
データ交換装置の場合、ソフトウェアによるテーブル方
式と異なり、一旦ＣＡＭのエントリー数（アドレス数）
を決定した後、ＣＡＭや一時記憶回路を増設して、エン
トリー数を増加することは容易ではないという問題点も
あった。

【００１８】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、高速な伝
送速度に対応することができ、容易にＣＡＭのエントリ
ー数を増加することができるセルリレー形交換装置を提
供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力通信回線から入力される入力セルデ
ータをヘッダーおよび通信データに分離する入力制御回
路と、前記入力セルデータの通信データを保持する通信
データバッファと、前記入力通信回線で使用される全て
のヘッダーおよびこれに対応する出力通信回線のヘッダ
ーが予め登録された少なくとも２つの連想メモリを有
し、前記入力セルデータのヘッダーと前記入力通信回線
で使用される全てのヘッダーとを照合して、一致する前
記入力通信回線のヘッダーに対応する前記出力通信回線
のヘッダーを出力するヘッダー更新回路と、前記通信デ
ータバッファから出力される通信データおよび前記ヘッ
ダー更新回路から出力される出力通信回線のヘッダーを
合成し、これを出力セルデータとして前記出力通信回線
に出力する出力制御回路と、前記ヘッダー更新回路の少
なくとも２つの連想メモリを少なくとも２列に分割して
並列に使用し、前記ヘッダー更新回路による照合を並列
に処理する並列処理と前記ヘッダー更新回路の少なくと
も２つの連想メモリを直列に使用し、前記ヘッダー更新
回路による照合を直列に処理する直列処理とを切換える
切換回路とを備えることを特徴とするセルリレー形交換
装置を提供するものである。

【００２０】

【発明の作用】本発明のセルリレー形交換装置は、デー
タ通信網のパケットデータ、特に、Ｂ−ＩＳＤＮのセル
リレー形パケットデータ（セルデータ）において、入力
通信回線のセルデータのヘッダーをこれに対応する出力
通信回線のヘッダーに更新するものであって、ヘッダー
更新回路を少なくとも２つのＣＡＭにより構成し、さら
にこれらのＣＡＭを並列または直列に使用するよう切換
える切換回路を備えるものである。ヘッダー更新回路の
ＣＡＭを並列に使用することにより、ヘッダーの照合・
更新処理を並列接続されたＣＡＭ毎に独立して並列に行
うことができるため、ヘッダー更新回路のスループット
（処理量）が向上され、より高速な通信速度に対応可能
となる。また、直列に使用することにより、ＣＡＭに登
録することができる入力通信回線のヘッダーのエントリ
ー数を増加させることができる。このように、本発明の
セルリレー形交換装置によれば、ＣＡＭを並列または直
列に切換えて使用することができるため、通信回線の伝
送速度および回線数に応じてＣＡＭの使用構成を適宜変
更することができ、よりフレキシブルなシステム構成が
可能となる。

【００２１】

【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明のセルリレー形交換装置を詳細に説明す
る。

【００２２】図１は、本発明のセルリレー形交換装置の
一実施例のブロック図である。同図に示すように、本発
明のセルリレー形交換装置１０は、入力制御回路１２
と、通信データバッファ１４と、ヘッダー更新回路１６
と、出力制御回路１８と、切換回路２０とから構成され
る。

【００２３】このセルリレー形交換装置１０において、
入力制御回路１２には入力通信回線から、例えば図６に
示される形式の入力セルデータ２２が入力される。この
入力セルデータ２２は、入力制御回路１２によりヘッダ
ー２４および通信データ２６に分離されて出力される。

【００２４】入力制御回路１２により分離されたヘッダ
ー２４はヘッダー更新回路１６に入力される。このヘッ
ダー更新回路１６は少なくとも２つのＣＡＭから構成さ
れ、これらのＣＡＭの中には入力通信回線で使用される
全てのヘッダーと、これに対応する出力通信回線のヘッ
ダーが予め登録される。これらのＣＡＭにより、ヘッダ
ー２４は入力通信回線で使用される全てのヘッダーと照
合される。そして、このヘッダー２４に一致する入力通
信回線のヘッダーが存在する場合、これに対応する出力
通信回線のヘッダー２８がヘッダー更新回路１６から出
力される。なお、存在しない場合には不一致検出信号３
０が出力される。

【００２５】一方、入力制御回路１２により分離された
通信データ２６は通信データバッファ１４に入力され
る。この通信データバッファは、例えばＦＩＦＯ（Firs
t-In-First-Out）形式のバッファであり、通信データ２
６はヘッダー更新回路１６によりヘッダー２４が更新さ
れる間、通信データバッファ１４により一時的に保持さ
れる。また、通信データバッファ１４には、ヘッダー更
新回路１６から出力される不一致検出信号３０が入力さ
れる。この不一致検出信号３０が入力されると、通信デ
ータバッファ１４に保持されている通信データ２６は廃
棄（クリア）される。

【００２６】上述するヘッダー更新回路１６から出力さ
れる出力通信回線のヘッダー２８、および通信データバ
ッファ１４から出力される通信データ３２は、ともに出
力制御回路１８に入力される。この出力制御回路１８に
より、出力通信回線のヘッダー２８および通信データ３
２は、例えば図６に示される形式のセルデータに合成さ
れ、出力セルデータ３４として出力通信回線に出力され
る。

【００２７】ここで、切換回路２０は、ヘッダー更新回
路１６を構成する少なくとも２つのＣＡＭを分割して並
列に使用し、これらのＣＡＭによる照合を並列に処理す
る並列処理と、ヘッダー更新回路１６を構成する少なく
とも２つのＣＡＭを直列に使用し、これらのＣＡＭによ
る照合を直列に処理する直列処理とを切換えるものであ
り、より具体的にはセレクタ等により構成される。この
切換回路２０には切換信号３６が入力され、この切換信
号３６に応じた制御信号３７により、入力制御回路１
２、通信データバッファ１４および出力制御回路１８を
制御し、並列処理または直列処理の切換えが行われる。

【００２８】並列処理において、並列に使用されるＣＡ
Ｍの同一ワードメモリには同じ入力通信回線のヘッダー
が予め登録される。これらの並列に使用されるＣＡＭに
より、入力セルデータ２２のヘッダー２４と入力通信回
線で使用される全てのヘッダーとの照合は、並列に使用
されるＣＡＭ毎に独立して並列に行われるため、ヘッダ
ー更新回路１６のスループットが向上され、並列に使用
されるＣＡＭの個数に応じて、ヘッダー２４の照合・更
新処理に許容される時間を数倍に長くすることができ、
高速な伝送速度に対応することができる。

【００２９】一方、直列処理において、直列に使用され
るＣＡＭのワードメモリにはそれぞれ別々の入力通信回
線のヘッダーが予め登録される。これらの直列に使用さ
れるＣＡＭにより、入力セルデータ２２のヘッダー２４
と入力通信回線で使用される全てのヘッダーとの照合
は、一時に１つの入力セルデータ２２のヘッダー２４だ
けが直列に行われるため、ＣＡＭに登録することができ
る入力通信回線のヘッダーのエントリー数を増加させる
ことができる。また、並列処理および直列処理を切換え
て使用することができるため、システムに応じて高速な
伝送速度に対応することもできるし、容易にＣＡＭのエ
ントリー数を増加することもできる。

【００３０】なお、図１に示すブロック図においては、
切換回路２０が独立して構成され、制御信号３７によ
り、入力制御回路１２、通信データバッファ１４、ヘッ
ダー更新回路１６および出力制御回路１８を制御するよ
う構成されているが、このブロック図は概念的なもので
あって、例えば切換回路２０を構成するセレクタ等は、
入力制御回路１２、通信データバッファ１４、ヘッダー
更新回路１６および出力制御回路１８の内部にそれぞれ
個別に配置され、これらを切換信号３６により直接制御
するなど適宜変更可能なことは言うまでもないことであ
る。

【００３１】次に、図２および図３に示すブロック図を
使用して、本発明のセルリレー形交換装置をさらに具体
的に説明する。

【００３２】図２は、本発明のセルリレー形交換装置を
並列処理で使用する場合の一実施例のブロック図であ
る。このセルリレー形交換装置１０は、直並列変換回路
３８、入力コントロール４０、データキャプチャ４２お
よびヘッダーキャプチャ４４からなる入力制御回路１２
と、通信データバッファ４６，４８（１４）と、ＣＡＭ
５０，５２からなるヘッダー更新回路１６と、セレクタ
５４，５６、レジスタ５８，６０、セレクタ６２、出力
コントロール６４および並直列変換回路６６からなる出
力制御回路１８とから構成されている。

【００３３】このブロック図において、セレクタ５４，
５６は切換回路２０の一部を構成するものである。な
お、図面の煩雑さを避けるため、入力コントロール４
０、データキャプチャ４２およびヘッダーキャプチャ４
４に対する切換制御、通信データバッファ４６，４８に
対する切換制御、ＣＡＭ５０，５２に対する切換制御、
および出力コントロール６４に対する切換制御は、全て
図示していない切換回路２０により行われるものとし
て、具体的な構成回路の図示を省略する。

【００３４】このセルリレー形交換装置１０において、
切換信号MODEはローレベル、即ち、このセルリレー形交
換装置１０は、図示していない切換回路２０により並列
処理に切換えられる。直並列変換回路３８には入力セル
データINおよびこの入力セルデータINに同期したクロッ
ク信号CLOCK1が入力され、入力コントロール４０には入
力セルデータINの入力開始を指示するスタート信号STAR
T およびクロック信号CLOCK1が入力される。なお、この
スタート信号START およびクロック信号CLOCK1は、とも
に図示していない外部の回線接続装置により発生される
ものである。

【００３５】まず、入力セルデータINは入力通信回線か
ら直並列変換回路３８にシリアルに入力される。直並列
変換回路３８において、シリアルな入力セルデータIN
は、クロック信号CLOCK1により８ビット単位または４ⁿ
ビット単位でパラレルに変換される。そして、パラレル
に変換された入力セルデータINのヘッダーおよび通信デ
ータ６８は、それぞれデータキャプチャ４２およびヘッ
ダーキャプチャ４４に入力される。

【００３６】一方、入力コントロール４０においては、
スタート信号START およびクロック信号CLOCK1に基づい
てタイミング信号７０，７２が生成され、これらのタイ
ミング信号７０，７２はそれぞれデータキャプチャ４２
およびヘッダーキャプチャ４４に入力される。これらの
タイミング信号７０，７２により、データキャプチャ４
２およびヘッダーキャプチャ４４に入力される通信デー
タおよびヘッダー６８は、それぞれヘッダーキャプチャ
４２およびデータキャプチャ４４に取り込まれる。

【００３７】図４に示すように、ヘッダーキャプチャ４
４に取り込まれたヘッダー、例えば偶数番目の入力セル
データINのヘッダー７４はＣＡＭ５０に、奇数番目の入
力セルデータINのヘッダー７６はＣＡＭ５２に入力され
る。同様に、データキャプチャ４２に取り込まれた通信
データ、例えば偶数番目の入力セルデータINの通信デー
タ７８は通信データバッファ４６に、奇数番目の入力セ
ルデータINの通信データ８０は通信データバッファ４８
に入力されて一時的に保持される。

【００３８】ここで、並列に使用されるＣＡＭ５０，５
２には入力通信回線で使用される全てのヘッダーおよび
これに対応する出力通信回線のヘッダーが予め登録され
る。即ち、ＣＡＭ５０，５２の内容は全く同一のもので
あり、同一ワードメモリには同一の入力通信回線のヘッ
ダーおよびこれに対応する出力通信回線のヘッダーが登
録される。これらのＣＡＭ５０，５２においてはそれぞ
れ独立して並列に、入力セルデータINのヘッダー７４，
７６と予め登録されている入力通信回線の全てのヘッダ
ーとが照合される。

【００３９】図４に示すように、ＣＡＭ５０は偶数番目
の入力セルデータINのヘッダー７４の照合を行い、同様
にＣＡＭ５２は奇数番目の入力セルデータINのヘッダー
７６の照合を行うため、それぞれのＣＡＭ５０，５２が
ヘッダー７４，７６の照合に許容される時間は、ＡＴＭ
の入力セルデータINが絶え間なく転送される場合であっ
ても、２つの入力セルデータINが入力される間の時間が
確保される。従って、従来の場合と比較して照合に許容
される時間が２倍になるため、従来と同じアクセスタイ
ムのＣＡＭを使用しても、従来の２倍の伝送速度に対応
可能となる。

【００４０】照合の結果、ＣＡＭ５０，５２において、
それぞれ偶数番目および奇数番目の入力セルデータINの
ヘッダー７４，７６に一致する入力通信回線のヘッダー
が存在する場合、これに対応する出力通信回線のヘッダ
ーが出力され、ともにセレクタ５６に入力される。ま
た、通信データバッファ４６，４８に一時的に保持され
ている偶数番目および奇数番目の入力セルデータINの通
信データ７８，８０は、ともにセレクタ５４に入力され
る。

【００４１】一方、存在しない場合、ＣＡＭ５０，５２
からそれぞれ不一致検出信号８２，８４が出力され、こ
れらの不一致検出信号８２，８４はそれぞれ通信データ
バッファ４６，４８に入力される。これらの不一致検出
信号８２，８４がそれぞれの通信データバッファ４６，
４８に入力されると、それぞれの通信データバッファ４
６，４８に一時的に保持されている通信データ７８，８
０は廃棄される。

【００４２】ここで、出力コントロール６４において、
クロック信号CLOCK2に基づいてセレクト信号８６，８
８、タイミング信号９０，９２およびセレクト信号９４
が生成され、これらのセレクト信号８６，８８、タイミ
ング信号９０，９２およびセレクト信号９４は、それぞ
れセレクタ５４，５６、レジスタ５８，６０およびセレ
クタ６２に入力される。なお、クロック信号CLOCK2は、
クロック信号CLOCK1と同様に、図示していない外部の回
線接続装置により発生されるものである。

【００４３】セレクタ５４に入力される偶数番目および
奇数番目の入力セルデータINの通信データ９６，９８、
およびセレクタ５６に入力される偶数番目および奇数番
目の入力セルデータINのヘッダー１００，１０２は、そ
れぞれセレクト信号８６，８８により同期が取られ、偶
数番目および奇数番目の入力セルデータINの通信データ
９６，９８およびヘッダー１００，１０２が交互に選択
出力される。

【００４４】即ち、通信データバッファ４６から入力さ
れる偶数番目の入力セルデータINの通信データ９６がセ
レクタ５４から出力される場合、ＣＡＭ５０から入力さ
れる偶数番目の入力セルデータINのヘッダー１００がセ
レクタ５６から出力され、同様に、通信データバッファ
４８から入力される奇数番目の入力セルデータINの通信
データ９８がセレクタ５４から出力される場合、ＣＡＭ
５２から入力される奇数番目の入力セルデータINのヘッ
ダー１０２がセレクタ５６から出力される。

【００４５】セレクタ５４から出力される通信データ１
０４はレジスタ５８に入力され、同様に、セレクタ５６
から出力されるヘッダー１０６はレジスタ６０に入力さ
れる。これらの通信データ１０４およびヘッダー１０６
は、タイミング信号９０，９２により同時にそれぞれレ
ジスタ５８，６０に取り込まれる。また、これらのレジ
スタ５８，６０に取り込まれた通信データ１０８および
ヘッダー１１０は、ともにセレクタ６２に入力され、セ
レクト信号９４により選択出力されて並直列変換回路６
６に入力される。

【００４６】そして、セレクタ６２から出力される通信
データおよびヘッダー１１２は、直並列変換回路６６に
おいて、クロック信号CLOCK2によりシリアルに変換さ
れ、シリアルに変換された通信データおよびヘッダー１
１２は、出力セルデータOUT として出力通信回線に出力
される。

【００４７】次に、図３は、本発明のセルリレー形交換
装置を直列処理で使用する場合の一実施例のブロック図
である。直列処理において、図２に示されるＣＡＭ５
０，５２は直列接続されて使用されるため、これに応じ
て通信データバッファ４８は使用されない。また、セレ
クタ５４，５６からは、その入力信号９６，１００が出
力信号１０４，１０６として固定出力される。

【００４８】ここでは、図面の煩雑さを避けるために、
直列処理では使用されない通信データバッファ４８およ
びセレクタ５４，５６は図示しないものとし、並列処理
の場合と同様に、入力コントロール４０、データキャプ
チャ４２およびヘッダーキャプチャ４４に対する切換制
御、通信データバッファ４６，４８に対する切換制御、
ＣＡＭ５０，５２に対する切換制御、および出力コント
ロール６４に対する切換制御は、全て図示していない切
換回路２０により行われるものとして、具体的な構成回
路の図示を省略する。

【００４９】このセルリレー形交換装置１０において、
切換信号MODEはハイレベル、即ち、このセルリレー形交
換装置１０は、図示していない切換回路２０により直列
処理に切換えられる。直列処理で使用されるセルリレー
形交換装置１０において、ヘッダーキャプチャ４４に取
り込まれたヘッダー７４はＣＡＭ５０，５２に入力さ
れ、同様に、データキャプチャ４２に取り込まれた通信
データ７８は通信データバッファ４６に入力されて一時
的に保持される。

【００５０】ここで、ＣＡＭ５０，５２は直列接続され
て使用され、これらのＣＡＭ５０，５２には入力通信回
線で使用される全てのヘッダーおよびこれに対応する出
力通信回線のヘッダーが予め登録される。即ち、ＣＡＭ
５０，５２のそれぞれのワードメモリにはそれぞれ異な
る入力通信回線のヘッダーおよびこれに対応する出力通
信回線のヘッダーが登録され、これらのＣＡＭ５０，５
２においては直列に、入力セルデータINのヘッダー７４
と予め登録されている入力通信回線の全てのヘッダーと
が照合される。

【００５１】なお、図５に示すように、ＣＡＭ５０，５
２がヘッダー７４の照合に許容される時間は、ＡＴＭの
入力セルデータINが絶え間なく転送される場合、１つの
入力セルデータINが入力される間の時間となる。従っ
て、ＣＡＭ５０，５２がヘッダー７４の照合に許容され
る時間は従来の場合と同じであるが、ＣＡＭ５０，５２
が直列接続されて使用されているため、従来の２倍のエ
ントリー数の入力通信回線のヘッダーを登録することが
できる。

【００５２】照合の結果、ＣＡＭ５０，５２において、
入力セルデータINのヘッダー７４に一致する入力通信回
線のヘッダーが存在する場合、これに対応する出力通信
回線のヘッダー１００が出力されてレジスタ６０に入力
される。また、通信データバッファ４６に一時的に保持
されている通信データ９６はレジスタ５８に入力され
る。

【００５３】一方、存在しない場合、ＣＡＭ５０，５２
から不一致検出信号８２が出力され、この不一致検出信
号８２は通信データバッファ４６に入力される。この不
一致検出信号８２が通信データバッファ４６に入力され
ると、通信データバッファ４６に一時的に保持されてい
る通信データ９６は廃棄される。

【００５４】これらの通信データ９６およびヘッダー１
００は、図示していないセレクタ５４，５６を通過し
て、タイミング信号９０，９２により同時にそれぞれレ
ジスタ５８，６０に取り込まれる。また、これらのレジ
スタ５８，６０に取り込まれた通信データ１０８および
ヘッダー１１０は、ともにセレクタ６２に入力され、セ
レクト信号９４により選択出力されて並直列変換回路６
６に入力される。

【００５５】そして、セレクタ６２から出力される通信
データおよびヘッダー１１２は、直並列変換回路６６に
おいて、クロック信号CLOCK2によりシリアルに変換さ
れ、シリアルに変換された通信データおよびヘッダー１
１２は、出力セルデータOUT として出力通信回線に出力
される。

【００５６】本発明のセルリレー形交換装置を実施例を
挙げて説明したが、本発明はこの実施例だけに限定され
るものではない。例えば、並列処理において並列接続さ
れるＣＡＭの個数は２つ以上であれば幾つでも良い。ま
た、並列処理および直列処理は完全に分離されるもので
はなく、例えば４個のＣＡＭによりヘッダー更新回路が
構成される場合、４個並列および４個直列にして使用す
る以外にも、２個直列２個並列、即ち、２列の並列処理
として、１列当たり２つのＣＡＭを使用するよう構成し
ても良い。また、本発明のセルリレー形交換装置は、Ｃ
ＡＭチップなどの個々の半導体集積回路を使用して構成
しても良いし、例えばＣＡＭセルブロックを使用して１
つの半導体集積回路として構成しても良い。

【００５７】

【発明の効果】以上詳細に説明した様に、本発明のセル
リレー形交換装置は、ヘッダー更新回路を構成するＣＡ
Ｍを並列または直列に切換えて使用する切換回路を備え
るものである。ＣＡＭを並列に使用することにより、ヘ
ッダーの照合・更新処理のスループットを向上させるこ
とができ、より高速な伝送速度に対応することができ
る。一方、ＣＡＭを直列に使用することにより、予め登
録される入力通信回線のヘッダーのエントリー数を増加
させることができる。このように、本発明のセルリレー
形交換装置によれば、通信回線の伝送速度および回線数
に応じて、ヘッダー更新回路を構成するＣＡＭを並列ま
たは直列に切換えて使用することができるため、よりフ
レキシブルなシステム構成が可能となる。

【図面の簡単な説明】

【図１】本発明のセルリレー形交換装置の一実施例のブ
ロック図である。

【図２】本発明のセルリレー形交換装置を並列処理で使
用する場合の一実施例のブロック図である。

【図３】本発明のセルリレー形交換装置を直列処理で使
用する場合の一実施例のブロック図である。

【図４】本発明のセルリレー形交換装置を並列処理で使
用する場合のヘッダー照合・更新に許容される時間を示
す一実施例のタイミングチャートである。

【図５】本発明のセルリレー形交換装置を直列処理で使
用する場合のヘッダー照合・更新に許容される時間を示
す一実施例のタイミングチャートである。

【図６】Ｂ−ＩＳＤＮのＡＴＭにおけるデータストリー
ムの構成を示す一例の模式図である。

【符号の説明】

１０セルリレー形交換装置１２入力制御回路１４，４６，４８通信データバッファ１６ヘッダー更新回路１８出力制御回路２０切換回路２２，６８，IN 入力セルデータ２４，２８，７４，７６，１００，１０２，１０６，１
１０ヘッダー２６，３２，７８，８０，９６，９８，１０４，１０８
通信データ３０，８２，８４不一致検出信号３４，１１２，OUT 出力セルデータ３６，MODE 切換信号３７制御信号３８直並列変換回路４０入力コントロール４２データキャプチャ４４ヘッダーキャプチャ５０，５２連想メモリ（ＣＡＭ）５４，５６，６２セレクタ５８，６０レジスタ６４出力コントロール６６並直列変換回路７０，７２，９０，９２タイミング信号８６，８８，９４セレクト信号 START スタート信号 CLOCK1，CLOCK2 クロック信号

Claims

【特許請求の範囲】

【請求項１】入力通信回線から入力される入力セルデー
タをヘッダーおよび通信データに分離する入力制御回路
と、前記入力セルデータの通信データを保持する通信デ
ータバッファと、前記入力通信回線で使用される全ての
ヘッダーおよびこれに対応する出力通信回線のヘッダー
が予め登録された少なくとも２つの連想メモリを有し、
前記入力セルデータのヘッダーと前記入力通信回線で使
用される全てのヘッダーとを照合して、一致する前記入
力通信回線のヘッダーに対応する前記出力通信回線のヘ
ッダーを出力するヘッダー更新回路と、前記通信データ
バッファから出力される通信データおよび前記ヘッダー
更新回路から出力される出力通信回線のヘッダーを合成
し、これを出力セルデータとして前記出力通信回線に出
力する出力制御回路と、前記ヘッダー更新回路の少なく
とも２つの連想メモリを少なくとも２列に分割して並列
に使用し、前記ヘッダー更新回路による照合を並列に処
理する並列処理と前記ヘッダー更新回路の少なくとも２
つの連想メモリを直列に使用し、前記ヘッダー更新回路
による照合を直列に処理する直列処理とを切換える切換
回路とを備えることを特徴とするセルリレー形交換装
置。