JPS60194641A - デ−タ変換装置 - Google Patents

デ−タ変換装置

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JPS60194641A
JPS60194641A JP59050421A JP5042184A JPS60194641A JP S60194641 A JPS60194641 A JP S60194641A JP 59050421 A JP59050421 A JP 59050421A JP 5042184 A JP5042184 A JP 5042184A JP S60194641 A JPS60194641 A JP S60194641A
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JP
Japan
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data
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pcm
signal
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JP59050421A
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JPH03946B2 (ja
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Tsutomu Kubota
勉 久保田
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Publication of JPH03946B2 publication Critical patent/JPH03946B2/ja
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q11/00Selecting arrangements for multiplex systems
    • H04Q11/04Selecting arrangements for multiplex systems for time-division multiplexing

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Arrangements For Transmission Of Measured Signals (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Small-Scale Networks (AREA)
  • Communication Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) 本発明は、テレメータ計測装置におけるPCMエンコー
ダ装置等のデータ変換装置に関する。
(従来技術) 第1図は従来のPCMエンコーダ装置から出力されるP
CM信号におけるフォーマットを示す図である。このフ
ォーマットでは、1フレームが固定長であシ、フレーム
同期コードl、フレームID(フレーム識別コード)2
およびデータ3から構成されている。PCM7レーム#
lの後には引き続きPCMフレーム#2.・・・PCM
7レーム#Nが順次連続して配列しである。従って、こ
のようなフォーマットでは、ビットレート、ワードレー
ト、及びフレームレートが共に一定である。
第1図のフォーマットでデータを出力する従来のPCM
エンコーダ装置は、入力データが、アナログ信号の様に
常時入力され、または出力の■χ信号のビットレートに
比して十分に高速なデータ転送能力を有するディジタル
機器の出力であれば、毎フレームごとにデータの更新を
するから不都合はない。
しかしながら、近年のテレメータ計測装置においては、
センサからのアナログ信号やディジタル機器からの計測
信号を一担コンピュータで一次処理を行なった後に、同
コンピュータのディジタル出力=iPCMエンコーダへ
入力し、テレメータ信号として伝送することが多い。こ
の様なテレメータ計測装置に使用される場合にも、その
コンピュータからPCMエンコーダ装置へ転送されるデ
ータの転送レートがPCM信号のビットレートに比して
十分に高速な場合には特に問題とならないが通常はソフ
トウェアが介在する為にPCMのビットレートと比較し
得る程度のデータ転送になシ得る。この場合には、PC
Mエンコーダ装置が一次処理コンピュータからの1ブロ
ツクの計測データを入力し、そのデータをPCMフレー
ムに構成し、並列/直列変換してテレメータ送信機への
伝送が完了しても一次処理コンピュータが次の1ブロツ
クデータを出力する準備が出来ていない事態が発生する
。すると、PCMエンコーダ装置から送出されるPCM
信号が途切れるから、そのPCM信号を受ける受信装置
は次のフレームのPCM信号を受けた時にビット同期が
とれない。この不具合を除去する為に、通常はコンピュ
ータから転送される計測データを一担メモリにラッチし
ておき次の計測データが出力される迄は引き続き前デー
タを出力し続ける方式が、従来のPCMエンコーダ装置
では採用されている。
本従来方式によると、PCM信号でテレメータデータを
受信する装置は、実際には更新されていない不必要なテ
レメータデータをも受信することになる。伝送されるテ
レメータデータが更新された必要なデータか、あるいは
前にラッチされたデータかの判断は、受信装置ではでき
ない。そこで、受信装置は、受信したテレメータデータ
を一担全て入力せざるを得ない。従って、受信テレメー
タデータをコンピュータで処理する受信装置では、その
コンピータの所要メモリ容量が不必要に大きくなり、ま
たそのコンピュータにおけるデータ処理時間が長くなる
。従来のPCMエンコーダ装置にはこのような欠点があ
った。この欠点は、従来のPCMエンコーダ装置が、新
規なデータを入力するか否かにかかわらず、フレームを
途切らせないようにデータを送出することによって、受
信装置のビット同期を推持する方式を採用することによ
シ生じたのである。このような欠点は、PCMエンコー
ダ装置だけでなく、第1のフォーマットの第1のデータ
を第1のビットレートで間欠的に受け、直列型の第2の
フォーマットの第2のデータに変換して第2のビットレ
ートで出力するデータ変換装置においては、第2のフォ
ーマットが第1図の如くフレームを連続させる方式であ
る限シ、一般的に不可避である。
(発明の目的) 本発明の目的は、入力データに含まれる情報を重複して
送出することなく、シかもビット同期情報が継続して出
力できるデータ変換装置の提供にある。
(発明の構成) 本発明は、第1のフォーマットで入力したデータを直列
型式の第2のフォーマットのデータに変換して所定ビッ
ト周期で出力するデータ伝送装置において、前記入力デ
ータを入力の順に交互に記憶する第1及び第2の記憶手
段と、前記記憶手段に記憶しである前記データを前記第
1の記憶手段からと前記第2の記憶手段からと交互に読
み出す回路と、前記所定ビット周期のNULLデータを
生ずる回路と、前記記憶手段から読み出した前記データ
を前記第2のフォーマットのデータに変換する回路と、
前記第2のフォーマットのデータが途切れる期間だけに
前記NULLデータを入力し、前記第2のフォーマット
のデータ又は前記NULLデータをビット同期を維持し
て出力する回路とが備えである構成である。
(実施例) 次に実施例を挙げ本発明の詳細な説明する。第2図は本
発明の一実施例であるPCMエンコーダ装置の出力信号
のフォーマットを示す図である。
PCMフレーム長は第1図に示した従来のPCMフレー
ムと同様に固定長であるが、本実施例のフォーマットで
はPCM7レ一ム間の時間長が不定であり、その間には
PCMビット同期をとるためのNULLデータ4が出力
されている。NULLデータ4は全てのビットが0のデ
ータである。
第3図は、出力信号が第2図に示すフォーマットである
本発明の一実施例のPCMエンコーダ装置のブロック図
である。この実施例には、−次処理用のコンピュータか
らテレメータのデータ50と制御信号51とが入力され
る。データ50はブロックごとに入力され、制御信号5
1にはそのブロックの終シを現す転送路り信号が含まれ
ている。
中央処理部7からは、その転送路シ信号に同期した切替
信号101をA/B切替器8及びタイミング発生回路2
1に送出する。中央処理部7は、命令記憶部6に予め記
憶しである命令に従い、入力されたデータ50がバッフ
ァメモIj A 9又はバッファメモ!7 B 10の
いずれに記憶されるべきかを決め、切替信号101を出
力する。切替信号101がバックアメモリAを指示する
ときは、A/B切替器8はメモリ切換スイッチ11およ
び12を作動させて、両スイッチの接点をA側に設定す
る。
データ50は入力制御部5を経て入力データ13となシ
、バッファメモリA9に、中央処理部7からのアドレス
信号102のタイミングで、書き込む。アドレス信号1
02はデータ50のタイミングに同期している。書き込
みが完了すると、直後に切替信号101が発生し、A/
B切替器8を作動させてメモリ切換スイッチ11および
12をB側にセットし、次に転送されてくる入力データ
13ヲハツフアメモ!J B 10に書キ込む。ノく・
ソファメモリへの書き込み動作は前記動作の繰シ返しに
よシ行なわれる。
一方のバッファメモリへの書込みが完了し、切換スイッ
チ11.12が切替わるとアドレス信号の供給ラインが
アドレス発生器25からのPCMアドレス信号114に
切替わシ、メモリ内に書き込まれたデータはPCMアド
レス信号114のタイミンクで読み出され、バッファ1
5を介して並列/直列変換器16へ転送される。並列/
直列変換器16は、入力したデータにフレームID発生
器17およびフレームシンク発生器18で発生させたフ
レームID117およびフレームシンク:lff −1
”118を付加し、タイミング発生回路21からのシフ
トクロック121のタイミングで直列PCMフレームを
作成し、NRZ−L/Big−L(non−retur
n to zero 1evel/biphase 1
evel)変換器20を介して、出力PCM信号123
としてテレメータ送信機へ出力する。
タイミング発生回路21は、発振器23からのクロック
110で動作するビットカウンタ24からの出力信号1
11を受け、各部で用いるタイミング信号を発生する。
NULLデータ発生器19は、PCMアドレス信号11
4を受け、そのアドレスがバッファメモリの最大アドレ
スに達つすると、即ち並列/直列変換器16が1つのバ
ッファメモリ内のデータを全て変換し終えると5次のツ
ク・ソファメモリ内のデータが用意される(書き込み終
る)までNULLデータ119を発生し続ける。次のノ
(ソファメモリのデータが用意されたことは、切替信号
101がタイミング発生回路21に入力され、タイミン
グ信号112によりアドレス発生器25のアドレスをク
リヤし、アドレス信号114がθ番地に戻ることにより
、NULLデータ発生器19が認識する。NULLデー
タ119は、並列/直列−変換器116において、シフ
トクロ・ツク121によfiPcMビットに同期させら
れて、NRZ−L/Big−L変換器20を経て出力さ
れる。)(ソファメモリA9とバッファメモリBIOの
メモリサイズは同じである。このメモリサイズは、外部
機器の1回のデータブロック転送量に対し、十分な容量
を有していれば良く、命令記憶部内に書き込まれた命令
を変更することによシ任意のフレーム長を設定すること
も可能となる。
第3図の実施例では、有効なデータが所定の量だけ入力
され終る都度にその入力データの情報が一回だけ所定の
PCM7レームで出力され、データ人、力が途切れてい
る期間にはNULLデータが出力されてこの実施例と受
信装置とのビット同期を維持している。NULLデータ
は受信装置でPCMフレームとは区別できるから、受信
装置のコンピュータは、受信信号のうちからNULLデ
ータを除去してデータ処理をすることができる。従って
、本実施例を用いれば、受信装置のコンピュータにおい
て重複データ記憶用の不必要なメモリを省ぶくことがで
き、そのコンビエータにおけるデータ処理時間が短縮で
きる。また、この実施例では、PCM信号123のフレ
ーム周期はランダムな任意の値であるから、入力データ
50とPCM信号123の転送タイミングは相互に自由
に設定でき、システム設計が容易である。
なお、前述の実施例では、NULLデータ4は、全ピッ
トがOのデータとしたが、全ビットが1のデータでも差
支えない。
(発明の効果) 本発明によれば、以上に詳述した如く、入力データに含
まれる情報を重複して送出することなく、しかもピット
同期情報が継続して出力できるデータ変換装置が提供で
きる。
【図面の簡単な説明】
第1図は従来のPCMエンコーダ装置のPCM信号のフ
ォーマットを示す図、第2図は本発明の一実施例のPC
Mエンコーダ装置から出力されるPCM信号のフォーマ
ットを示す図、第3図はその実施例のブロック図である
。 l・・・・・・フレーム同期コード、2・・・・・・フ
レームID。 3・・・・・・データ、4・・・・・・NULLデータ

Claims (1)

  1. 【特許請求の範囲】 第1のフォーマットで入力したデータを直列型式の第2
    のフォーマットのデータに変換して所定ビット周期で出
    力するデータ変換装置において、前記入力データを入力
    の順に交互に記憶する第1及び第2の記憶手段と、前記
    記憶手段に記憶しである前記データを前記第1の記憶手
    段からと前記第2の記憶手段からと交互に読み出す回路
    と、前記所定ビット周期のNULLデータを生ずる回路
    と。 前記記憶手段から読み出した前記データを前記第2のフ
    ォーマットのデータに変換する回路と、前記第2のフォ
    ーマットのデータが途切れる期間だけに前記NULLデ
    ータを入力し、前記第2のフォーマットのデータ又は前
    記NULLデータをビット同期を維持して出力する回路
    とが備えであるデータ変換装置。
JP59050421A 1984-03-16 1984-03-16 デ−タ変換装置 Granted JPS60194641A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59050421A JPS60194641A (ja) 1984-03-16 1984-03-16 デ−タ変換装置

Applications Claiming Priority (1)

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JP59050421A JPS60194641A (ja) 1984-03-16 1984-03-16 デ−タ変換装置

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JPS60194641A true JPS60194641A (ja) 1985-10-03
JPH03946B2 JPH03946B2 (ja) 1991-01-09

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