JPS60194641A - デ−タ変換装置 - Google Patents
デ−タ変換装置Info
- Publication number
- JPS60194641A JPS60194641A JP59050421A JP5042184A JPS60194641A JP S60194641 A JPS60194641 A JP S60194641A JP 59050421 A JP59050421 A JP 59050421A JP 5042184 A JP5042184 A JP 5042184A JP S60194641 A JPS60194641 A JP S60194641A
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- Japan
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- input
- pcm
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、テレメータ計測装置におけるＰＣＭエンコー
ダ装置等のデータ変換装置に関する。
ダ装置等のデータ変換装置に関する。
（従来技術）
第１図は従来のＰＣＭエンコーダ装置から出力されるＰ
ＣＭ信号におけるフォーマットを示す図である。このフ
ォーマットでは、１フレームが固定長であシ、フレーム
同期コードｌ、フレームＩＤ（フレーム識別コード）２
およびデータ３から構成されている。ＰＣＭ７レーム＃
ｌの後には引き続きＰＣＭフレーム＃２．・・・ＰＣＭ
７レーム＃Ｎが順次連続して配列しである。従って、こ
のようなフォーマットでは、ビットレート、ワードレー
ト、及びフレームレートが共に一定である。
ＣＭ信号におけるフォーマットを示す図である。このフ
ォーマットでは、１フレームが固定長であシ、フレーム
同期コードｌ、フレームＩＤ（フレーム識別コード）２
およびデータ３から構成されている。ＰＣＭ７レーム＃
ｌの後には引き続きＰＣＭフレーム＃２．・・・ＰＣＭ
７レーム＃Ｎが順次連続して配列しである。従って、こ
のようなフォーマットでは、ビットレート、ワードレー
ト、及びフレームレートが共に一定である。
第１図のフォーマットでデータを出力する従来のＰＣＭ
エンコーダ装置は、入力データが、アナログ信号の様に
常時入力され、または出力の■χ信号のビットレートに
比して十分に高速なデータ転送能力を有するディジタル
機器の出力であれば、毎フレームごとにデータの更新を
するから不都合はない。
エンコーダ装置は、入力データが、アナログ信号の様に
常時入力され、または出力の■χ信号のビットレートに
比して十分に高速なデータ転送能力を有するディジタル
機器の出力であれば、毎フレームごとにデータの更新を
するから不都合はない。
しかしながら、近年のテレメータ計測装置においては、
センサからのアナログ信号やディジタル機器からの計測
信号を一担コンピュータで一次処理を行なった後に、同
コンピュータのディジタル出力＝ｉＰＣＭエンコーダへ
入力し、テレメータ信号として伝送することが多い。こ
の様なテレメータ計測装置に使用される場合にも、その
コンピュータからＰＣＭエンコーダ装置へ転送されるデ
ータの転送レートがＰＣＭ信号のビットレートに比して
十分に高速な場合には特に問題とならないが通常はソフ
トウェアが介在する為にＰＣＭのビットレートと比較し
得る程度のデータ転送になシ得る。この場合には、ＰＣ
Ｍエンコーダ装置が一次処理コンピュータからの１ブロ
ツクの計測データを入力し、そのデータをＰＣＭフレー
ムに構成し、並列／直列変換してテレメータ送信機への
伝送が完了しても一次処理コンピュータが次の１ブロツ
クデータを出力する準備が出来ていない事態が発生する
。すると、ＰＣＭエンコーダ装置から送出されるＰＣＭ
信号が途切れるから、そのＰＣＭ信号を受ける受信装置
は次のフレームのＰＣＭ信号を受けた時にビット同期が
とれない。この不具合を除去する為に、通常はコンピュ
ータから転送される計測データを一担メモリにラッチし
ておき次の計測データが出力される迄は引き続き前デー
タを出力し続ける方式が、従来のＰＣＭエンコーダ装置
では採用されている。
センサからのアナログ信号やディジタル機器からの計測
信号を一担コンピュータで一次処理を行なった後に、同
コンピュータのディジタル出力＝ｉＰＣＭエンコーダへ
入力し、テレメータ信号として伝送することが多い。こ
の様なテレメータ計測装置に使用される場合にも、その
コンピュータからＰＣＭエンコーダ装置へ転送されるデ
ータの転送レートがＰＣＭ信号のビットレートに比して
十分に高速な場合には特に問題とならないが通常はソフ
トウェアが介在する為にＰＣＭのビットレートと比較し
得る程度のデータ転送になシ得る。この場合には、ＰＣ
Ｍエンコーダ装置が一次処理コンピュータからの１ブロ
ツクの計測データを入力し、そのデータをＰＣＭフレー
ムに構成し、並列／直列変換してテレメータ送信機への
伝送が完了しても一次処理コンピュータが次の１ブロツ
クデータを出力する準備が出来ていない事態が発生する
。すると、ＰＣＭエンコーダ装置から送出されるＰＣＭ
信号が途切れるから、そのＰＣＭ信号を受ける受信装置
は次のフレームのＰＣＭ信号を受けた時にビット同期が
とれない。この不具合を除去する為に、通常はコンピュ
ータから転送される計測データを一担メモリにラッチし
ておき次の計測データが出力される迄は引き続き前デー
タを出力し続ける方式が、従来のＰＣＭエンコーダ装置
では採用されている。
本従来方式によると、ＰＣＭ信号でテレメータデータを
受信する装置は、実際には更新されていない不必要なテ
レメータデータをも受信することになる。伝送されるテ
レメータデータが更新された必要なデータか、あるいは
前にラッチされたデータかの判断は、受信装置ではでき
ない。そこで、受信装置は、受信したテレメータデータ
を一担全て入力せざるを得ない。従って、受信テレメー
タデータをコンピュータで処理する受信装置では、その
コンピータの所要メモリ容量が不必要に大きくなり、ま
たそのコンピュータにおけるデータ処理時間が長くなる
。従来のＰＣＭエンコーダ装置にはこのような欠点があ
った。この欠点は、従来のＰＣＭエンコーダ装置が、新
規なデータを入力するか否かにかかわらず、フレームを
途切らせないようにデータを送出することによって、受
信装置のビット同期を推持する方式を採用することによ
シ生じたのである。このような欠点は、ＰＣＭエンコー
ダ装置だけでなく、第１のフォーマットの第１のデータ
を第１のビットレートで間欠的に受け、直列型の第２の
フォーマットの第２のデータに変換して第２のビットレ
ートで出力するデータ変換装置においては、第２のフォ
ーマットが第１図の如くフレームを連続させる方式であ
る限シ、一般的に不可避である。
受信する装置は、実際には更新されていない不必要なテ
レメータデータをも受信することになる。伝送されるテ
レメータデータが更新された必要なデータか、あるいは
前にラッチされたデータかの判断は、受信装置ではでき
ない。そこで、受信装置は、受信したテレメータデータ
を一担全て入力せざるを得ない。従って、受信テレメー
タデータをコンピュータで処理する受信装置では、その
コンピータの所要メモリ容量が不必要に大きくなり、ま
たそのコンピュータにおけるデータ処理時間が長くなる
。従来のＰＣＭエンコーダ装置にはこのような欠点があ
った。この欠点は、従来のＰＣＭエンコーダ装置が、新
規なデータを入力するか否かにかかわらず、フレームを
途切らせないようにデータを送出することによって、受
信装置のビット同期を推持する方式を採用することによ
シ生じたのである。このような欠点は、ＰＣＭエンコー
ダ装置だけでなく、第１のフォーマットの第１のデータ
を第１のビットレートで間欠的に受け、直列型の第２の
フォーマットの第２のデータに変換して第２のビットレ
ートで出力するデータ変換装置においては、第２のフォ
ーマットが第１図の如くフレームを連続させる方式であ
る限シ、一般的に不可避である。
（発明の目的）
本発明の目的は、入力データに含まれる情報を重複して
送出することなく、シかもビット同期情報が継続して出
力できるデータ変換装置の提供にある。
送出することなく、シかもビット同期情報が継続して出
力できるデータ変換装置の提供にある。
（発明の構成）
本発明は、第１のフォーマットで入力したデータを直列
型式の第２のフォーマットのデータに変換して所定ビッ
ト周期で出力するデータ伝送装置において、前記入力デ
ータを入力の順に交互に記憶する第１及び第２の記憶手
段と、前記記憶手段に記憶しである前記データを前記第
１の記憶手段からと前記第２の記憶手段からと交互に読
み出す回路と、前記所定ビット周期のＮＵＬＬデータを
生ずる回路と、前記記憶手段から読み出した前記データ
を前記第２のフォーマットのデータに変換する回路と、
前記第２のフォーマットのデータが途切れる期間だけに
前記ＮＵＬＬデータを入力し、前記第２のフォーマット
のデータ又は前記ＮＵＬＬデータをビット同期を維持し
て出力する回路とが備えである構成である。
型式の第２のフォーマットのデータに変換して所定ビッ
ト周期で出力するデータ伝送装置において、前記入力デ
ータを入力の順に交互に記憶する第１及び第２の記憶手
段と、前記記憶手段に記憶しである前記データを前記第
１の記憶手段からと前記第２の記憶手段からと交互に読
み出す回路と、前記所定ビット周期のＮＵＬＬデータを
生ずる回路と、前記記憶手段から読み出した前記データ
を前記第２のフォーマットのデータに変換する回路と、
前記第２のフォーマットのデータが途切れる期間だけに
前記ＮＵＬＬデータを入力し、前記第２のフォーマット
のデータ又は前記ＮＵＬＬデータをビット同期を維持し
て出力する回路とが備えである構成である。
（実施例）
次に実施例を挙げ本発明の詳細な説明する。第２図は本
発明の一実施例であるＰＣＭエンコーダ装置の出力信号
のフォーマットを示す図である。
発明の一実施例であるＰＣＭエンコーダ装置の出力信号
のフォーマットを示す図である。
ＰＣＭフレーム長は第１図に示した従来のＰＣＭフレー
ムと同様に固定長であるが、本実施例のフォーマットで
はＰＣＭ７レ一ム間の時間長が不定であり、その間には
ＰＣＭビット同期をとるためのＮＵＬＬデータ４が出力
されている。ＮＵＬＬデータ４は全てのビットが０のデ
ータである。
ムと同様に固定長であるが、本実施例のフォーマットで
はＰＣＭ７レ一ム間の時間長が不定であり、その間には
ＰＣＭビット同期をとるためのＮＵＬＬデータ４が出力
されている。ＮＵＬＬデータ４は全てのビットが０のデ
ータである。
第３図は、出力信号が第２図に示すフォーマットである
本発明の一実施例のＰＣＭエンコーダ装置のブロック図
である。この実施例には、−次処理用のコンピュータか
らテレメータのデータ５０と制御信号５１とが入力され
る。データ５０はブロックごとに入力され、制御信号５
１にはそのブロックの終シを現す転送路り信号が含まれ
ている。
本発明の一実施例のＰＣＭエンコーダ装置のブロック図
である。この実施例には、−次処理用のコンピュータか
らテレメータのデータ５０と制御信号５１とが入力され
る。データ５０はブロックごとに入力され、制御信号５
１にはそのブロックの終シを現す転送路り信号が含まれ
ている。
中央処理部７からは、その転送路シ信号に同期した切替
信号１０１をＡ／Ｂ切替器８及びタイミング発生回路２
１に送出する。中央処理部７は、命令記憶部６に予め記
憶しである命令に従い、入力されたデータ５０がバッフ
ァメモＩｊ Ａ ９又はバッファメモ！７ Ｂ １０の
いずれに記憶されるべきかを決め、切替信号１０１を出
力する。切替信号１０１がバックアメモリＡを指示する
ときは、Ａ／Ｂ切替器８はメモリ切換スイッチ１１およ
び１２を作動させて、両スイッチの接点をＡ側に設定す
る。
信号１０１をＡ／Ｂ切替器８及びタイミング発生回路２
１に送出する。中央処理部７は、命令記憶部６に予め記
憶しである命令に従い、入力されたデータ５０がバッフ
ァメモＩｊ Ａ ９又はバッファメモ！７ Ｂ １０の
いずれに記憶されるべきかを決め、切替信号１０１を出
力する。切替信号１０１がバックアメモリＡを指示する
ときは、Ａ／Ｂ切替器８はメモリ切換スイッチ１１およ
び１２を作動させて、両スイッチの接点をＡ側に設定す
る。
データ５０は入力制御部５を経て入力データ１３となシ
、バッファメモリＡ９に、中央処理部７からのアドレス
信号１０２のタイミングで、書き込む。アドレス信号１
０２はデータ５０のタイミングに同期している。書き込
みが完了すると、直後に切替信号１０１が発生し、Ａ／
Ｂ切替器８を作動させてメモリ切換スイッチ１１および
１２をＢ側にセットし、次に転送されてくる入力データ
１３ヲハツフアメモ！Ｊ Ｂ １０に書キ込む。ノく・
ソファメモリへの書き込み動作は前記動作の繰シ返しに
よシ行なわれる。
、バッファメモリＡ９に、中央処理部７からのアドレス
信号１０２のタイミングで、書き込む。アドレス信号１
０２はデータ５０のタイミングに同期している。書き込
みが完了すると、直後に切替信号１０１が発生し、Ａ／
Ｂ切替器８を作動させてメモリ切換スイッチ１１および
１２をＢ側にセットし、次に転送されてくる入力データ
１３ヲハツフアメモ！Ｊ Ｂ １０に書キ込む。ノく・
ソファメモリへの書き込み動作は前記動作の繰シ返しに
よシ行なわれる。
一方のバッファメモリへの書込みが完了し、切換スイッ
チ１１．１２が切替わるとアドレス信号の供給ラインが
アドレス発生器２５からのＰＣＭアドレス信号１１４に
切替わシ、メモリ内に書き込まれたデータはＰＣＭアド
レス信号１１４のタイミンクで読み出され、バッファ１
５を介して並列／直列変換器１６へ転送される。並列／
直列変換器１６は、入力したデータにフレームＩＤ発生
器１７およびフレームシンク発生器１８で発生させたフ
レームＩＤ１１７およびフレームシンク：ｌｆｆ −１
”１１８を付加し、タイミング発生回路２１からのシフ
トクロック１２１のタイミングで直列ＰＣＭフレームを
作成し、ＮＲＺ−Ｌ／Ｂｉｇ−Ｌ（ｎｏｎ−ｒｅｔｕｒ
ｎ ｔｏ ｚｅｒｏ １ｅｖｅｌ／ｂｉｐｈａｓｅ １
ｅｖｅｌ）変換器２０を介して、出力ＰＣＭ信号１２３
としてテレメータ送信機へ出力する。
チ１１．１２が切替わるとアドレス信号の供給ラインが
アドレス発生器２５からのＰＣＭアドレス信号１１４に
切替わシ、メモリ内に書き込まれたデータはＰＣＭアド
レス信号１１４のタイミンクで読み出され、バッファ１
５を介して並列／直列変換器１６へ転送される。並列／
直列変換器１６は、入力したデータにフレームＩＤ発生
器１７およびフレームシンク発生器１８で発生させたフ
レームＩＤ１１７およびフレームシンク：ｌｆｆ −１
”１１８を付加し、タイミング発生回路２１からのシフ
トクロック１２１のタイミングで直列ＰＣＭフレームを
作成し、ＮＲＺ−Ｌ／Ｂｉｇ−Ｌ（ｎｏｎ−ｒｅｔｕｒ
ｎ ｔｏ ｚｅｒｏ １ｅｖｅｌ／ｂｉｐｈａｓｅ １
ｅｖｅｌ）変換器２０を介して、出力ＰＣＭ信号１２３
としてテレメータ送信機へ出力する。
タイミング発生回路２１は、発振器２３からのクロック
１１０で動作するビットカウンタ２４からの出力信号１
１１を受け、各部で用いるタイミング信号を発生する。
１１０で動作するビットカウンタ２４からの出力信号１
１１を受け、各部で用いるタイミング信号を発生する。
ＮＵＬＬデータ発生器１９は、ＰＣＭアドレス信号１１
４を受け、そのアドレスがバッファメモリの最大アドレ
スに達つすると、即ち並列／直列変換器１６が１つのバ
ッファメモリ内のデータを全て変換し終えると５次のツ
ク・ソファメモリ内のデータが用意される（書き込み終
る）までＮＵＬＬデータ１１９を発生し続ける。次のノ
（ソファメモリのデータが用意されたことは、切替信号
１０１がタイミング発生回路２１に入力され、タイミン
グ信号１１２によりアドレス発生器２５のアドレスをク
リヤし、アドレス信号１１４がθ番地に戻ることにより
、ＮＵＬＬデータ発生器１９が認識する。ＮＵＬＬデー
タ１１９は、並列／直列−変換器１１６において、シフ
トクロ・ツク１２１によｆｉＰｃＭビットに同期させら
れて、ＮＲＺ−Ｌ／Ｂｉｇ−Ｌ変換器２０を経て出力さ
れる。）（ソファメモリＡ９とバッファメモリＢＩＯの
メモリサイズは同じである。このメモリサイズは、外部
機器の１回のデータブロック転送量に対し、十分な容量
を有していれば良く、命令記憶部内に書き込まれた命令
を変更することによシ任意のフレーム長を設定すること
も可能となる。
４を受け、そのアドレスがバッファメモリの最大アドレ
スに達つすると、即ち並列／直列変換器１６が１つのバ
ッファメモリ内のデータを全て変換し終えると５次のツ
ク・ソファメモリ内のデータが用意される（書き込み終
る）までＮＵＬＬデータ１１９を発生し続ける。次のノ
（ソファメモリのデータが用意されたことは、切替信号
１０１がタイミング発生回路２１に入力され、タイミン
グ信号１１２によりアドレス発生器２５のアドレスをク
リヤし、アドレス信号１１４がθ番地に戻ることにより
、ＮＵＬＬデータ発生器１９が認識する。ＮＵＬＬデー
タ１１９は、並列／直列−変換器１１６において、シフ
トクロ・ツク１２１によｆｉＰｃＭビットに同期させら
れて、ＮＲＺ−Ｌ／Ｂｉｇ−Ｌ変換器２０を経て出力さ
れる。）（ソファメモリＡ９とバッファメモリＢＩＯの
メモリサイズは同じである。このメモリサイズは、外部
機器の１回のデータブロック転送量に対し、十分な容量
を有していれば良く、命令記憶部内に書き込まれた命令
を変更することによシ任意のフレーム長を設定すること
も可能となる。
第３図の実施例では、有効なデータが所定の量だけ入力
され終る都度にその入力データの情報が一回だけ所定の
ＰＣＭ７レームで出力され、データ人、力が途切れてい
る期間にはＮＵＬＬデータが出力されてこの実施例と受
信装置とのビット同期を維持している。ＮＵＬＬデータ
は受信装置でＰＣＭフレームとは区別できるから、受信
装置のコンピュータは、受信信号のうちからＮＵＬＬデ
ータを除去してデータ処理をすることができる。従って
、本実施例を用いれば、受信装置のコンピュータにおい
て重複データ記憶用の不必要なメモリを省ぶくことがで
き、そのコンビエータにおけるデータ処理時間が短縮で
きる。また、この実施例では、ＰＣＭ信号１２３のフレ
ーム周期はランダムな任意の値であるから、入力データ
５０とＰＣＭ信号１２３の転送タイミングは相互に自由
に設定でき、システム設計が容易である。
され終る都度にその入力データの情報が一回だけ所定の
ＰＣＭ７レームで出力され、データ人、力が途切れてい
る期間にはＮＵＬＬデータが出力されてこの実施例と受
信装置とのビット同期を維持している。ＮＵＬＬデータ
は受信装置でＰＣＭフレームとは区別できるから、受信
装置のコンピュータは、受信信号のうちからＮＵＬＬデ
ータを除去してデータ処理をすることができる。従って
、本実施例を用いれば、受信装置のコンピュータにおい
て重複データ記憶用の不必要なメモリを省ぶくことがで
き、そのコンビエータにおけるデータ処理時間が短縮で
きる。また、この実施例では、ＰＣＭ信号１２３のフレ
ーム周期はランダムな任意の値であるから、入力データ
５０とＰＣＭ信号１２３の転送タイミングは相互に自由
に設定でき、システム設計が容易である。
なお、前述の実施例では、ＮＵＬＬデータ４は、全ピッ
トがＯのデータとしたが、全ビットが１のデータでも差
支えない。
トがＯのデータとしたが、全ビットが１のデータでも差
支えない。
（発明の効果）
本発明によれば、以上に詳述した如く、入力データに含
まれる情報を重複して送出することなく、しかもピット
同期情報が継続して出力できるデータ変換装置が提供で
きる。
まれる情報を重複して送出することなく、しかもピット
同期情報が継続して出力できるデータ変換装置が提供で
きる。
第１図は従来のＰＣＭエンコーダ装置のＰＣＭ信号のフ
ォーマットを示す図、第２図は本発明の一実施例のＰＣ
Ｍエンコーダ装置から出力されるＰＣＭ信号のフォーマ
ットを示す図、第３図はその実施例のブロック図である
。 ｌ・・・・・・フレーム同期コード、２・・・・・・フ
レームＩＤ。 ３・・・・・・データ、４・・・・・・ＮＵＬＬデータ
。
ォーマットを示す図、第２図は本発明の一実施例のＰＣ
Ｍエンコーダ装置から出力されるＰＣＭ信号のフォーマ
ットを示す図、第３図はその実施例のブロック図である
。 ｌ・・・・・・フレーム同期コード、２・・・・・・フ
レームＩＤ。 ３・・・・・・データ、４・・・・・・ＮＵＬＬデータ
。
Claims (1)
- 【特許請求の範囲】 第１のフォーマットで入力したデータを直列型式の第２
のフォーマットのデータに変換して所定ビット周期で出
力するデータ変換装置において、前記入力データを入力
の順に交互に記憶する第１及び第２の記憶手段と、前記
記憶手段に記憶しである前記データを前記第１の記憶手
段からと前記第２の記憶手段からと交互に読み出す回路
と、前記所定ビット周期のＮＵＬＬデータを生ずる回路
と。 前記記憶手段から読み出した前記データを前記第２のフ
ォーマットのデータに変換する回路と、前記第２のフォ
ーマットのデータが途切れる期間だけに前記ＮＵＬＬデ
ータを入力し、前記第２のフォーマットのデータ又は前
記ＮＵＬＬデータをビット同期を維持して出力する回路
とが備えであるデータ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050421A JPS60194641A (ja) | 1984-03-16 | 1984-03-16 | デ−タ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050421A JPS60194641A (ja) | 1984-03-16 | 1984-03-16 | デ−タ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60194641A true JPS60194641A (ja) | 1985-10-03 |
| JPH03946B2 JPH03946B2 (ja) | 1991-01-09 |
Family
ID=12858397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050421A Granted JPS60194641A (ja) | 1984-03-16 | 1984-03-16 | デ−タ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194641A (ja) |
-
1984
- 1984-03-16 JP JP59050421A patent/JPS60194641A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03946B2 (ja) | 1991-01-09 |
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