JPS604346A - パタ−ンジエネレ−タ - Google Patents
パタ−ンジエネレ−タInfo
- Publication number
- JPS604346A JPS604346A JP11322183A JP11322183A JPS604346A JP S604346 A JPS604346 A JP S604346A JP 11322183 A JP11322183 A JP 11322183A JP 11322183 A JP11322183 A JP 11322183A JP S604346 A JPS604346 A JP S604346A
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- JP
- Japan
- Prior art keywords
- data
- address
- section
- setting
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａ＋ 発明の技術分野
本発明はディジタルテレメータ装置の連成した直列符号
列を発生するパターンジェネレータｌこ係り連続した直
列符号列送出中に該直列符号列中の任意のアト１／ス位
置のデータを変換出来るパターンジエＺ・レークに関す
る。
列を発生するパターンジェネレータｌこ係り連続した直
列符号列送出中に該直列符号列中の任意のアト１／ス位
置のデータを変換出来るパターンジエＺ・レークに関す
る。
（Ｉ）１ 従来技術と問題点
ディジタルテレメータ装置の受信部の機能試験きしては
受信部の符号誤り検定（パリティ検定。
受信部の符号誤り検定（パリティ検定。
反転２運送照合等）及び同期ワードのパターンの検定及
び直列符号列をダイナミックに可変してこれに対応する
かの試験等を行う必要かある。この機能１験を行うため
には、直列符号列を発生するパターンジェネレータを用
いデータの震央を時々竹う８反がある。しかし従来のパ
ターンジェネレータはＲＡＭにデータを書込んでおき、
其のデータを続出し直列符号に変換してテレメータ装置
の受信部に印加していた。この為データの変更はＲへＭ
内のデーターｔＶき換える必要がある。この書き換えを
行うのは、其の都度パターンジェネレータの動作を停止
して行なわねばならず機ｂヒｖ：、験の＠率が低下する
。従来のパターンジェネレータには以上のように機能試
験の効率を低下する欠点がある。
び直列符号列をダイナミックに可変してこれに対応する
かの試験等を行う必要かある。この機能１験を行うため
には、直列符号列を発生するパターンジェネレータを用
いデータの震央を時々竹う８反がある。しかし従来のパ
ターンジェネレータはＲＡＭにデータを書込んでおき、
其のデータを続出し直列符号に変換してテレメータ装置
の受信部に印加していた。この為データの変更はＲへＭ
内のデーターｔＶき換える必要がある。この書き換えを
行うのは、其の都度パターンジェネレータの動作を停止
して行なわねばならず機ｂヒｖ：、験の＠率が低下する
。従来のパターンジェネレータには以上のように機能試
験の効率を低下する欠点がある。
［Ｃｌ 発明の目的
不発明の目的は上記の欠点ζこ鑑み、連続した直列符号
列送出中に、該直列符号列中の任意のアドレスのデータ
を変換出来るパターンジェネレータの提供にある。
列送出中に、該直列符号列中の任意のアドレスのデータ
を変換出来るパターンジェネレータの提供にある。
ｔｄｌ 発明の構成
本発明は上記の目的を達成するために、直列符号夕１ｊ
中の変換したいデータのアドレスを設定する手段及び変
換データを設定する手段及び該アドレスになった時変換
したデータと変換データとを切替える手段を設けたこと
を特徴とする。
中の変換したいデータのアドレスを設定する手段及び変
換データを設定する手段及び該アドレスになった時変換
したデータと変換データとを切替える手段を設けたこと
を特徴とする。
（ｅｌ 発明の実施例
以下本発明の一実施例につき図に従って飢明する第１図
はテレメータ装置で取扱うサイクリックの場合の直列符
号列の１例の構成図で（〜はサイクル構成、（Ｅ３１は
フレーム構成、面はワード構成を示す０ 第２区は本発明の実施例のパターンジエイレータの回路
構成を示すブロック図である。
はテレメータ装置で取扱うサイクリックの場合の直列符
号列の１例の構成図で（〜はサイクル構成、（Ｅ３１は
フレーム構成、面はワード構成を示す０ 第２区は本発明の実施例のパターンジエイレータの回路
構成を示すブロック図である。
■１図中１は第１フレーム、２は第２フレーム、３．５
は同期ワード、４，６はデータワーＩＪ１７はフードア
ドレス領域、８はデータ領域、９．１２はパリティビッ
ト領域、１０はワードアドレス領域７の各ビットを反転
した反転ワードアドレス領域、１１はデータ領域８の谷
ビットを反転した反転データ領域を示し、第２図中２１
はデータ設定部、２２は並直列変換部、２３は記憶部、
２４ｉｉデ一タ切替部、２５は書込成田’ｉ”Ｏ制御部
、２６は書込胱出収定部、２７はクロック発生及びビッ
ト計数部、２８はアドレス計数部、２９はアドレス設定
及びデータ切替設定部、３０はアドレス一致回路を示す
。
は同期ワード、４，６はデータワーＩＪ１７はフードア
ドレス領域、８はデータ領域、９．１２はパリティビッ
ト領域、１０はワードアドレス領域７の各ビットを反転
した反転ワードアドレス領域、１１はデータ領域８の谷
ビットを反転した反転データ領域を示し、第２図中２１
はデータ設定部、２２は並直列変換部、２３は記憶部、
２４ｉｉデ一タ切替部、２５は書込成田’ｉ”Ｏ制御部
、２６は書込胱出収定部、２７はクロック発生及びビッ
ト計数部、２８はアドレス計数部、２９はアドレス設定
及びデータ切替設定部、３０はアドレス一致回路を示す
。
テレメータ装置で取扱う直列符号タワは一般的に第１図
に示す通りである。これはサイクリックに直列符号列を
送出するが、１サイクルは、第１図（５）に示す如く第
１フレーム１と第２フレーム２とで構成されている。又
第１フレーム１は３２ワードで構成されており、第１図
（均の上段に示す如く、０番のワードは同期ワード３で
、１〜３１番のワードはデータワード４である。第２フ
レーム２も３２ワードで構成されており、第１図（坊の
下段に示す如く３２番ワードは同期ワード５で、３３〜
６６番のワードはデータワード６である。又同期ワード
３，５は谷々４４ピクト構成であり尚又データワード４
，６の各ワードも４４ビツト構成で「般的に、谷ワード
の最初の６ビツトはワードアドレス領域７で、次の１５
ビツトはデータ領域８で、次の１ビツトはパリティビッ
ト領域９であり、以上の２２ビ、トで初疋データを構成
し、次の６ビツトは、フードアドレス領域７の谷ビット
を反転した反転ワードアドレス１０で、次の１５ビツト
は、データ領域８のビットを反転した反転データ領域１
１で、次の１ビツトはパリテづビッ領域域１２であり、
以上の２２ビツトで反転連送データを構成し、初速デー
タと反転遅速データとで反転２遅込照合方式となってい
る。
に示す通りである。これはサイクリックに直列符号列を
送出するが、１サイクルは、第１図（５）に示す如く第
１フレーム１と第２フレーム２とで構成されている。又
第１フレーム１は３２ワードで構成されており、第１図
（均の上段に示す如く、０番のワードは同期ワード３で
、１〜３１番のワードはデータワード４である。第２フ
レーム２も３２ワードで構成されており、第１図（坊の
下段に示す如く３２番ワードは同期ワード５で、３３〜
６６番のワードはデータワード６である。又同期ワード
３，５は谷々４４ピクト構成であり尚又データワード４
，６の各ワードも４４ビツト構成で「般的に、谷ワード
の最初の６ビツトはワードアドレス領域７で、次の１５
ビツトはデータ領域８で、次の１ビツトはパリティビッ
ト領域９であり、以上の２２ビ、トで初疋データを構成
し、次の６ビツトは、フードアドレス領域７の谷ビット
を反転した反転ワードアドレス１０で、次の１５ビツト
は、データ領域８のビットを反転した反転データ領域１
１で、次の１ビツトはパリテづビッ領域域１２であり、
以上の２２ビツトで反転連送データを構成し、初速デー
タと反転遅速データとで反転２遅込照合方式となってい
る。
次に第２図の各部の機能を設明する。、’ｉｐｚデータ
設定部２１では、ビット対応の４４個のスイッチからな
り、記憶部２３へのデータ設定及び変換データ設定用の
ものである。
設定部２１では、ビット対応の４４個のスイッチからな
り、記憶部２３へのデータ設定及び変換データ設定用の
ものである。
並直列変換部２２では、４４ビットの並列データを、記
憶部２３に書込む為及び変換データを直列イ１−号に変
換する。
憶部２３に書込む為及び変換データを直列イ１−号に変
換する。
日己偲部２３は、ｌピッ）Ｘ７０４ワードのメモリセル
を４個持つ２８１６ビツトの６己憶部で、読み出し書と
込みは１ビツト毎に行う。
を４個持つ２８１６ビツトの６己憶部で、読み出し書と
込みは１ビツト毎に行う。
データ切替部２４は、アドレス一致回路３０からデータ
切誉侶号を受信した場合は、配憶部２３からのデータを
、並直列変換部２２からの変換データに切替え出力する
。
切誉侶号を受信した場合は、配憶部２３からのデータを
、並直列変換部２２からの変換データに切替え出力する
。
訃込絖出制御部２５は記憶部２３に対してｄ出し又は書
込制御信号を出力すると共に、クロ、ｙり発生及びビッ
ト計数部２７のクロック部にクロック切替信号を出力す
る。
込制御信号を出力すると共に、クロ、ｙり発生及びビッ
ト計数部２７のクロック部にクロック切替信号を出力す
る。
書込続出設定部２６は書込続出制御部２５に対し書込読
出しの設定を行うものである。
出しの設定を行うものである。
りｏ、り発生及びビット組数部２７は伝送速度に対応し
たクロックの発生及びｌツー１分４４ビットの計数を行
なうと共に、並１に列変侠部２２゜記憶部２３．アドレ
ス計数部２８に必要なりロックを供給する。尚クロック
速度は書込読出し時速Ｋ”ｃかえることも出来る。
たクロックの発生及びｌツー１分４４ビットの計数を行
なうと共に、並１に列変侠部２２゜記憶部２３．アドレ
ス計数部２８に必要なりロックを供給する。尚クロック
速度は書込読出し時速Ｋ”ｃかえることも出来る。
アドレス計数部２８はクロック発生及びビット計数部２
７よりアドレスカウンタクロックを負いｂ４ワードのア
ドレス数の計数を竹うと共に記憶部２３アドレス一致回
路３０に必要なアドレスデータを供給する。
７よりアドレスカウンタクロックを負いｂ４ワードのア
ドレス数の計数を竹うと共に記憶部２３アドレス一致回
路３０に必要なアドレスデータを供給する。
アドレス設定及びデータ切替設定部２９はアドレス−敷
部３０に対し、ワード単位（０〜６３）のアドレスの設
定を行うものであり向データを変換する場合はデータ切
替設定も行うものである。
部３０に対し、ワード単位（０〜６３）のアドレスの設
定を行うものであり向データを変換する場合はデータ切
替設定も行うものである。
アドレス一致回路３０はアドレス設定及びデータ切替設
定部２９よりのアドレス設定信号と、アドレス計数部２
８よりのアドレスデータとの一致を検出した場合には、
書込読出制御部２５ヘアドレス一致信号を送り、又アド
レス設定及びデータ切替設定部２９よりアドレス設定信
号及びデータ切替信号が送られてきた場合はアドレス計
数部２８よりのアドレスとの一致を検出し、この時デー
タ切替部２４にデータ切替信号を送る。
定部２９よりのアドレス設定信号と、アドレス計数部２
８よりのアドレスデータとの一致を検出した場合には、
書込読出制御部２５ヘアドレス一致信号を送り、又アド
レス設定及びデータ切替設定部２９よりアドレス設定信
号及びデータ切替信号が送られてきた場合はアドレス計
数部２８よりのアドレスとの一致を検出し、この時デー
タ切替部２４にデータ切替信号を送る。
次にデータ曹込動作を説明する。
データ設定部２１で必要とするｌワード分４４ビットの
データを設定し、又アドレス設定及びデータ切替設定部
２９で第１図の第１フレーム１又は第２フレーム２上の
ワード単位のアドレスを設定し、又書込読出設定部２６
にて書込みが設定されると、書込読出制御部２５からク
ロック発生及びビットｉｔ′を敷部２７にクロック切替
信号が送られ、クロック速度を高速に切換えビット計数
部及びアドレス計数部２８が高速で計数を行ない、アド
レス一致回路３０及び記憶部２３ζこアドレスデータを
供給する。アドレス一致回路３０でアドレス一致が得ら
れると書込読出制御部２５に対し一致信号が出力され書
込読出制御部２５から記憶部２３に対し書込信号が出力
される。アドレス一致信号は１ワ一ド分４４ビットを計
数している間一致状態が保持されており、其の間にデー
タ設定部２１に設定されたデータが謙直列変換部２２に
て直列に変換され記憶部２３に書込まれる。アドレス一
致信号が不一致となると書込信号は解除され書込みが終
了する。以上のことは１ワ一ド分づつ順次行なわれる。
データを設定し、又アドレス設定及びデータ切替設定部
２９で第１図の第１フレーム１又は第２フレーム２上の
ワード単位のアドレスを設定し、又書込読出設定部２６
にて書込みが設定されると、書込読出制御部２５からク
ロック発生及びビットｉｔ′を敷部２７にクロック切替
信号が送られ、クロック速度を高速に切換えビット計数
部及びアドレス計数部２８が高速で計数を行ない、アド
レス一致回路３０及び記憶部２３ζこアドレスデータを
供給する。アドレス一致回路３０でアドレス一致が得ら
れると書込読出制御部２５に対し一致信号が出力され書
込読出制御部２５から記憶部２３に対し書込信号が出力
される。アドレス一致信号は１ワ一ド分４４ビットを計
数している間一致状態が保持されており、其の間にデー
タ設定部２１に設定されたデータが謙直列変換部２２に
て直列に変換され記憶部２３に書込まれる。アドレス一
致信号が不一致となると書込信号は解除され書込みが終
了する。以上のことは１ワ一ド分づつ順次行なわれる。
次にデー、夕送信動作について説明する。書込読出設定
部２６に洸出しを設定すると、書込読出制御部２５から
クロック発生及びビットｔｒｆ敷部７に刈しクロック切
替信号が出力されクロック速度が伝送速度に合った速度
ｌこ切換わる。又鱈己憶部３！こ対し、続出信号が出力
され、クロ、り発生及びビット計数部２７及びアドレス
針数部２８からのど、トデータ及びアドレスデータによ
り配憶部２３の記憶内容が順次続出されデータ切替部２
４に出力される。
部２６に洸出しを設定すると、書込読出制御部２５から
クロック発生及びビットｔｒｆ敷部７に刈しクロック切
替信号が出力されクロック速度が伝送速度に合った速度
ｌこ切換わる。又鱈己憶部３！こ対し、続出信号が出力
され、クロ、り発生及びビット計数部２７及びアドレス
針数部２８からのど、トデータ及びアドレスデータによ
り配憶部２３の記憶内容が順次続出されデータ切替部２
４に出力される。
アドレス設定及びデータ切替設定部２９から、アドレス
一致回路３０に対し、データ切替及びアドレスが設定さ
れると、アドレス−＊回路３０ではアドレス計数部２８
からのアドレスデータとの一致によりデータ切替部２４
に対しデータ切替信号が出力される。一方データ設定部
２１に変換データを設定しておくと、この変換データは
並直列変換部２２で直列に変換されデータ切替部２４に
送られており、データ切替信号により記憶部２３からの
データと切替え変換データを出力する。
一致回路３０に対し、データ切替及びアドレスが設定さ
れると、アドレス−＊回路３０ではアドレス計数部２８
からのアドレスデータとの一致によりデータ切替部２４
に対しデータ切替信号が出力される。一方データ設定部
２１に変換データを設定しておくと、この変換データは
並直列変換部２２で直列に変換されデータ切替部２４に
送られており、データ切替信号により記憶部２３からの
データと切替え変換データを出力する。
データ切漠信号がなければ記憶部２３の記憶データを其
のｉｔ出力する。
のｉｔ出力する。
この様にしてデータ送出中に任意のアドレス位置のデー
タを自白に変換出来る。尚この変換操作により記憶部２
３の記憶データは変わることはなく鰍初に書込んだデー
タが保存される。
タを自白に変換出来る。尚この変換操作により記憶部２
３の記憶データは変わることはなく鰍初に書込んだデー
タが保存される。
ｔｆｌ 発明の効果
以上詳細に説明せる如く本発明によれは連続した直列符
号列送出中に該直列符号列中の任意のア、ドレスのデー
タを変換出来るバタージジェオレータが得られる効果が
ある。
号列送出中に該直列符号列中の任意のア、ドレスのデー
タを変換出来るバタージジェオレータが得られる効果が
ある。
第１図はテレメータ装置で取扱うザイクリックの場合の
直列符号列の一例の構成図、第２図は本発明の実施例の
パターンジェネレータの回路構成を示すブロック図であ
る。 図中１は第１フレーム、２は第２フレーム、３゜５は同
期ワード、４．６はデータワード、７はワードアドレス
領域、８はデータ領域、９．１２はパリティビット領域
、ｌＯは反転ワードアドレス領域、１１は反転データ領
域、２１はデータ設定部、２２は並直列変換部、２３は
記憶部、２４はデ°−夕切替部、２５は書込続出制御部
、２６は書込読出設定部、２７はクロック発午及びビッ
ト計数部、２８はアドレス計数部、２９はアドレス設定
及びデータ切替設定部、３０はアドレス一致回路を示す
。 へ ５ へ ＼ 曵 。 （リ リ
直列符号列の一例の構成図、第２図は本発明の実施例の
パターンジェネレータの回路構成を示すブロック図であ
る。 図中１は第１フレーム、２は第２フレーム、３゜５は同
期ワード、４．６はデータワード、７はワードアドレス
領域、８はデータ領域、９．１２はパリティビット領域
、ｌＯは反転ワードアドレス領域、１１は反転データ領
域、２１はデータ設定部、２２は並直列変換部、２３は
記憶部、２４はデ°−夕切替部、２５は書込続出制御部
、２６は書込読出設定部、２７はクロック発午及びビッ
ト計数部、２８はアドレス計数部、２９はアドレス設定
及びデータ切替設定部、３０はアドレス一致回路を示す
。 へ ５ へ ＼ 曵 。 （リ リ
Claims (1)
- ディジタルテレメータ装置の連続した直列符号列を発生
するパターンジェネレータにおいて、該直列符号列中の
変換したいデータのアドレスを設定する手段及び変換デ
ータを設定する手段及び該アドレスになった時変換した
いデータと変換データとを切替えるす段を設けたことを
特休とするパターンジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11322183A JPS604346A (ja) | 1983-06-23 | 1983-06-23 | パタ−ンジエネレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11322183A JPS604346A (ja) | 1983-06-23 | 1983-06-23 | パタ−ンジエネレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604346A true JPS604346A (ja) | 1985-01-10 |
Family
ID=14606639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11322183A Pending JPS604346A (ja) | 1983-06-23 | 1983-06-23 | パタ−ンジエネレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604346A (ja) |
-
1983
- 1983-06-23 JP JP11322183A patent/JPS604346A/ja active Pending
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