JPS604346A - Pattern generator - Google Patents

Pattern generator

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Publication number
JPS604346A
JPS604346A JP11322183A JP11322183A JPS604346A JP S604346 A JPS604346 A JP S604346A JP 11322183 A JP11322183 A JP 11322183A JP 11322183 A JP11322183 A JP 11322183A JP S604346 A JPS604346 A JP S604346A
Authority
JP
Japan
Prior art keywords
data
address
section
setting
switching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11322183A
Other languages
Japanese (ja)
Inventor
Kiichi Okawa
大川 喜一
Masahiro Nakayama
雅博 中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP11322183A priority Critical patent/JPS604346A/en
Publication of JPS604346A publication Critical patent/JPS604346A/en
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00Data switching networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Small-Scale Networks (AREA)

Abstract

PURPOSE:To convert optional address data in a serial code string by providing a setting means which sets a desired conversion data address in the serial code string, a conversion data setting means, and a means which switches data to be converted and conversion data. CONSTITUTION:Transmission data set to a data setting part 21 is written in a storage part 23 by a write/read setting part 26 and the control of a write/read control part 25, and this data is read out and is transmitted as a CDT in accordance with the frame of a specific address of the CDT. In case of switching of data, the address of a frame to be switched and information indicating switching are set to an address setting and data switching setting part 29. When address coincidence is detected by an address coincidence detecting circuit 30, data in this address is converted in a data switching part and is transmitted.

Description

【発明の詳細な説明】 +a+ 発明の技術分野 本発明はディジタルテレメータ装置の連成した直列符号
列を発生するパターンジェネレータlこ係り連続した直
列符号列送出中に該直列符号列中の任意のアト1/ス位
置のデータを変換出来るパターンジエZ・レークに関す
る。
Detailed Description of the Invention +a+ Technical Field of the Invention The present invention relates to a pattern generator for generating a coupled serial code string of a digital telemeter device. This article relates to a pattern zigzag rake that can convert data at the 1/space position.

(I)1 従来技術と問題点 ディジタルテレメータ装置の受信部の機能試験きしては
受信部の符号誤り検定(パリティ検定。
(I) 1. Prior art and problems Functional testing of the receiving section of a digital telemeter device, and code error test (parity test) of the receiving section.

反転2運送照合等)及び同期ワードのパターンの検定及
び直列符号列をダイナミックに可変してこれに対応する
かの試験等を行う必要かある。この機能1験を行うため
には、直列符号列を発生するパターンジェネレータを用
いデータの震央を時々竹う8反がある。しかし従来のパ
ターンジェネレータはRAMにデータを書込んでおき、
其のデータを続出し直列符号に変換してテレメータ装置
の受信部に印加していた。この為データの変更はRへM
内のデーターtVき換える必要がある。この書き換えを
行うのは、其の都度パターンジェネレータの動作を停止
して行なわねばならず機bヒv:、験の@率が低下する
。従来のパターンジェネレータには以上のように機能試
験の効率を低下する欠点がある。
It may be necessary to test the pattern of the synchronization word and dynamically vary the serial code string to see if it is compatible with this. To test this functionality, there are 8 times when we use a pattern generator that generates a serial code sequence to occasionally trace the epicenter of the data. However, conventional pattern generators write data in RAM,
The data was output one after another, converted into a serial code, and applied to the receiving section of the telemeter device. For this reason, change the data to R
It is necessary to change the data tV within. Each time this rewriting is performed, the operation of the pattern generator must be stopped, which reduces the efficiency of the experiment. Conventional pattern generators have the drawbacks that reduce the efficiency of functional testing as described above.

[Cl 発明の目的 不発明の目的は上記の欠点ζこ鑑み、連続した直列符号
列送出中に、該直列符号列中の任意のアドレスのデータ
を変換出来るパターンジェネレータの提供にある。
[Cl OBJECTS OF THE INVENTION In view of the above-mentioned drawbacks ζ, an object of the invention is to provide a pattern generator that can convert data at any address in a serial code string while transmitting a continuous serial code string.

tdl 発明の構成 本発明は上記の目的を達成するために、直列符号夕1j
中の変換したいデータのアドレスを設定する手段及び変
換データを設定する手段及び該アドレスになった時変換
したデータと変換データとを切替える手段を設けたこと
を特徴とする。
tdl Structure of the Invention In order to achieve the above object, the present invention provides a serial code
The present invention is characterized in that it includes means for setting the address of data to be converted, means for setting the converted data, and means for switching between the converted data and the converted data when the address is reached.

(el 発明の実施例 以下本発明の一実施例につき図に従って飢明する第1図
はテレメータ装置で取扱うサイクリックの場合の直列符
号列の1例の構成図で(〜はサイクル構成、(E31は
フレーム構成、面はワード構成を示す0 第2区は本発明の実施例のパターンジエイレータの回路
構成を示すブロック図である。
(El Embodiment of the Invention An embodiment of the present invention will be described below according to the drawings.) Figure 1 is a configuration diagram of an example of a serial code string in a cyclic case handled by a telemeter device (~ is a cycle configuration, (E31 0 indicates a frame configuration, and a surface indicates a word configuration. The second section is a block diagram showing the circuit configuration of a pattern generator according to an embodiment of the present invention.

■1図中1は第1フレーム、2は第2フレーム、3.5
は同期ワード、4,6はデータワーIJ17はフードア
ドレス領域、8はデータ領域、9.12はパリティビッ
ト領域、10はワードアドレス領域7の各ビットを反転
した反転ワードアドレス領域、11はデータ領域8の谷
ビットを反転した反転データ領域を示し、第2図中21
はデータ設定部、22は並直列変換部、23は記憶部、
24iiデ一タ切替部、25は書込成田’i”O制御部
、26は書込胱出収定部、27はクロック発生及びビッ
ト計数部、28はアドレス計数部、29はアドレス設定
及びデータ切替設定部、30はアドレス一致回路を示す
■1 in 1 figure is the first frame, 2 is the second frame, 3.5
is a synchronization word, 4, 6 is a data word IJ17 is a food address area, 8 is a data area, 9.12 is a parity bit area, 10 is an inverted word address area where each bit of word address area 7 is inverted, 11 is a data area 21 in Figure 2 shows the inverted data area where the valley bit of 8 is inverted.
is a data setting section, 22 is a parallel-to-serial conversion section, 23 is a storage section,
24ii data switching unit, 25 a write Narita'i''O control unit, 26 a write output/collection unit, 27 a clock generation and bit counting unit, 28 an address counting unit, 29 address setting and data The switching setting section 30 indicates an address matching circuit.

テレメータ装置で取扱う直列符号タワは一般的に第1図
に示す通りである。これはサイクリックに直列符号列を
送出するが、1サイクルは、第1図(5)に示す如く第
1フレーム1と第2フレーム2とで構成されている。又
第1フレーム1は32ワードで構成されており、第1図
(均の上段に示す如く、0番のワードは同期ワード3で
、1〜31番のワードはデータワード4である。第2フ
レーム2も32ワードで構成されており、第1図(坊の
下段に示す如く32番ワードは同期ワード5で、33〜
66番のワードはデータワード6である。又同期ワード
3,5は谷々44ピクト構成であり尚又データワード4
,6の各ワードも44ビツト構成で「般的に、谷ワード
の最初の6ビツトはワードアドレス領域7で、次の15
ビツトはデータ領域8で、次の1ビツトはパリティビッ
ト領域9であり、以上の22ビ、トで初疋データを構成
し、次の6ビツトは、フードアドレス領域7の谷ビット
を反転した反転ワードアドレス10で、次の15ビツト
は、データ領域8のビットを反転した反転データ領域1
1で、次の1ビツトはパリテづビッ領域域12であり、
以上の22ビツトで反転連送データを構成し、初速デー
タと反転遅速データとで反転2遅込照合方式となってい
る。
The serial code tower handled by the telemeter device is generally as shown in FIG. This cyclically sends out a serial code string, and one cycle consists of a first frame 1 and a second frame 2, as shown in FIG. 1 (5). The first frame 1 is composed of 32 words, and as shown in the upper part of Figure 1, the word number 0 is the synchronization word 3, and the words 1 to 31 are the data words 4. Frame 2 also consists of 32 words, and as shown in the lower part of Figure 1, the 32nd word is the sync word 5, and the 33rd to
Word number 66 is data word 6. In addition, synchronization words 3 and 5 are composed of 44 pictographs, and data word 4
.
The bit is data area 8, the next bit is parity bit area 9, the above 22 bits and bits constitute the first bit data, and the next 6 bits are the inverted valley bits of food address area 7. At word address 10, the next 15 bits are inverted data area 1, which is the inversion of the bits in data area 8.
1, the next 1 bit is the parity bit area 12,
The above 22 bits constitute the inverted continuous transmission data, and the initial speed data and the inverted slow speed data are used in an inverted two-delay collation system.

次に第2図の各部の機能を設明する。、’ipzデータ
設定部21では、ビット対応の44個のスイッチからな
り、記憶部23へのデータ設定及び変換データ設定用の
ものである。
Next, the functions of each part in FIG. 2 will be explained. ,'ipz data setting section 21 is composed of 44 switches corresponding to bits, and is for setting data to the storage section 23 and conversion data.

並直列変換部22では、44ビットの並列データを、記
憶部23に書込む為及び変換データを直列イ1−号に変
換する。
The parallel/serial converter 22 writes the 44-bit parallel data into the storage unit 23 and converts the converted data into serial data.

日己偲部23は、lピッ)X704ワードのメモリセル
を4個持つ2816ビツトの6己憶部で、読み出し書と
込みは1ビツト毎に行う。
The data memory section 23 is a 2816-bit 6-bit memory section having four memory cells of 1 bit x 704 words, and reading, writing, and writing are performed for each bit.

データ切替部24は、アドレス一致回路30からデータ
切誉侶号を受信した場合は、配憶部23からのデータを
、並直列変換部22からの変換データに切替え出力する
When the data switching section 24 receives the data honor code from the address matching circuit 30, the data switching section 24 switches and outputs the data from the storage section 23 to the converted data from the parallel/serial conversion section 22.

訃込絖出制御部25は記憶部23に対してd出し又は書
込制御信号を出力すると共に、クロ、yり発生及びビッ
ト計数部27のクロック部にクロック切替信号を出力す
る。
The end-of-line start control section 25 outputs a d output or write control signal to the storage section 23 and also outputs a clock switching signal to the clock section of the cross/y error generation and bit counting section 27 .

書込続出設定部26は書込続出制御部25に対し書込読
出しの設定を行うものである。
The continuous write setting unit 26 sets the continuous write control unit 25 for writing and reading.

りo、り発生及びビット組数部27は伝送速度に対応し
たクロックの発生及びlツー1分44ビットの計数を行
なうと共に、並1に列変侠部22゜記憶部23.アドレ
ス計数部28に必要なりロックを供給する。尚クロック
速度は書込読出し時速K”cかえることも出来る。
The error generation and bit set number section 27 generates a clock corresponding to the transmission speed and counts 44 bits per minute. A lock is supplied to the address counting section 28 as necessary. Note that the clock speed can also be changed by the writing/reading speed K''c.

アドレス計数部28はクロック発生及びビット計数部2
7よりアドレスカウンタクロックを負いb4ワードのア
ドレス数の計数を竹うと共に記憶部23アドレス一致回
路30に必要なアドレスデータを供給する。
The address counting section 28 is a clock generation and bit counting section 2.
7, the address counter clock is counted to count the number of addresses in the b4 word, and necessary address data is supplied to the storage unit 23 and the address matching circuit 30.

アドレス設定及びデータ切替設定部29はアドレス−敷
部30に対し、ワード単位(0〜63)のアドレスの設
定を行うものであり向データを変換する場合はデータ切
替設定も行うものである。
The address setting and data switching setting section 29 sets an address in word units (0 to 63) for the address section 30, and also performs data switching setting when converting direction data.

アドレス一致回路30はアドレス設定及びデータ切替設
定部29よりのアドレス設定信号と、アドレス計数部2
8よりのアドレスデータとの一致を検出した場合には、
書込読出制御部25ヘアドレス一致信号を送り、又アド
レス設定及びデータ切替設定部29よりアドレス設定信
号及びデータ切替信号が送られてきた場合はアドレス計
数部28よりのアドレスとの一致を検出し、この時デー
タ切替部24にデータ切替信号を送る。
The address matching circuit 30 receives the address setting signal from the address setting and data switching setting section 29 and the address counting section 2.
If a match with the address data from 8 is detected,
An address matching signal is sent to the write/read control section 25, and if an address setting signal and a data switching signal are sent from the address setting and data switching setting section 29, a match with the address from the address counting section 28 is detected. , at this time, sends a data switching signal to the data switching section 24.

次にデータ曹込動作を説明する。Next, the data processing operation will be explained.

データ設定部21で必要とするlワード分44ビットの
データを設定し、又アドレス設定及びデータ切替設定部
29で第1図の第1フレーム1又は第2フレーム2上の
ワード単位のアドレスを設定し、又書込読出設定部26
にて書込みが設定されると、書込読出制御部25からク
ロック発生及びビットit′を敷部27にクロック切替
信号が送られ、クロック速度を高速に切換えビット計数
部及びアドレス計数部28が高速で計数を行ない、アド
レス一致回路30及び記憶部23ζこアドレスデータを
供給する。アドレス一致回路30でアドレス一致が得ら
れると書込読出制御部25に対し一致信号が出力され書
込読出制御部25から記憶部23に対し書込信号が出力
される。アドレス一致信号は1ワ一ド分44ビットを計
数している間一致状態が保持されており、其の間にデー
タ設定部21に設定されたデータが謙直列変換部22に
て直列に変換され記憶部23に書込まれる。アドレス一
致信号が不一致となると書込信号は解除され書込みが終
了する。以上のことは1ワ一ド分づつ順次行なわれる。
The data setting section 21 sets 44 bits of data for one word required, and the address setting and data switching setting section 29 sets the word-by-word address on the first frame 1 or second frame 2 in FIG. Also, write/read setting section 26
When writing is set in , a clock switching signal is sent from the write/read control section 25 to the clock generation and bit it' setting section 27, and the clock speed is switched to high speed so that the bit counting section and address counting section 28 operate at high speed. performs counting, and supplies address data to the address matching circuit 30 and the storage section 23ζ. When an address match is obtained in the address match circuit 30, a match signal is outputted to the write/read control section 25, and a write signal is outputted from the write/read control section 25 to the storage section 23. The address match signal maintains a match state while counting 44 bits for one word, and during that time, the data set in the data setting section 21 is converted into serial data by the serial conversion section 22. It is written into the storage unit 23. When the address match signals do not match, the write signal is canceled and writing ends. The above steps are performed one word at a time.

次にデー、夕送信動作について説明する。書込読出設定
部26に洸出しを設定すると、書込読出制御部25から
クロック発生及びビットtrf敷部7に刈しクロック切
替信号が出力されクロック速度が伝送速度に合った速度
lこ切換わる。又鱈己憶部3!こ対し、続出信号が出力
され、クロ、り発生及びビット計数部27及びアドレス
針数部28からのど、トデータ及びアドレスデータによ
り配憶部23の記憶内容が順次続出されデータ切替部2
4に出力される。
Next, the day and evening transmission operations will be explained. When the write/read setting section 26 is set to start, the write/read control section 25 outputs a clock generation and cutting clock switching signal to the bit trf laying section 7, and the clock speed is switched to a speed that matches the transmission speed. . Matakami Memory Club 3! On the other hand, successive signals are output, and the contents stored in the storage section 23 are sequentially outputted from the black/red occurrence and bit counting section 27 and the address data and the address data from the address stitch number section 28, and the data switching section 2
4 is output.

アドレス設定及びデータ切替設定部29から、アドレス
一致回路30に対し、データ切替及びアドレスが設定さ
れると、アドレス−*回路30ではアドレス計数部28
からのアドレスデータとの一致によりデータ切替部24
に対しデータ切替信号が出力される。一方データ設定部
21に変換データを設定しておくと、この変換データは
並直列変換部22で直列に変換されデータ切替部24に
送られており、データ切替信号により記憶部23からの
データと切替え変換データを出力する。
When data switching and an address are set from the address setting and data switching setting section 29 to the address matching circuit 30, the address counting section 28 in the address-* circuit 30
The data switching unit 24
A data switching signal is output to. On the other hand, when conversion data is set in the data setting section 21, this conversion data is serially converted in the parallel-to-serial conversion section 22 and sent to the data switching section 24, and the data from the storage section 23 and the data are switched by the data switching signal. Output switching conversion data.

データ切漠信号がなければ記憶部23の記憶データを其
のit出力する。
If there is no data disconnection signal, the data stored in the storage section 23 is outputted.

この様にしてデータ送出中に任意のアドレス位置のデー
タを自白に変換出来る。尚この変換操作により記憶部2
3の記憶データは変わることはなく鰍初に書込んだデー
タが保存される。
In this way, data at any address position can be converted into a confession during data transmission. By this conversion operation, the storage unit 2
The stored data in No. 3 will not change and the data written at the beginning will be saved.

tfl 発明の効果 以上詳細に説明せる如く本発明によれは連続した直列符
号列送出中に該直列符号列中の任意のア、ドレスのデー
タを変換出来るバタージジェオレータが得られる効果が
ある。
tfl Effects of the Invention As explained in detail above, the present invention has the effect of providing a butter diode that can convert data at any address in a serial code string while transmitting a continuous serial code string.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はテレメータ装置で取扱うザイクリックの場合の
直列符号列の一例の構成図、第2図は本発明の実施例の
パターンジェネレータの回路構成を示すブロック図であ
る。 図中1は第1フレーム、2は第2フレーム、3゜5は同
期ワード、4.6はデータワード、7はワードアドレス
領域、8はデータ領域、9.12はパリティビット領域
、lOは反転ワードアドレス領域、11は反転データ領
域、21はデータ設定部、22は並直列変換部、23は
記憶部、24はデ°−夕切替部、25は書込続出制御部
、26は書込読出設定部、27はクロック発午及びビッ
ト計数部、28はアドレス計数部、29はアドレス設定
及びデータ切替設定部、30はアドレス一致回路を示す
。 へ 5 へ \ 曵 。 (リ リ
FIG. 1 is a configuration diagram of an example of a serial code string in the case of symmetric used in a telemeter device, and FIG. 2 is a block diagram showing the circuit configuration of a pattern generator according to an embodiment of the present invention. In the figure, 1 is the first frame, 2 is the second frame, 3.5 is the synchronization word, 4.6 is the data word, 7 is the word address area, 8 is the data area, 9.12 is the parity bit area, and lO is the inversion. Word address area, 11 is an inverted data area, 21 is a data setting section, 22 is a parallel-to-serial converter, 23 is a storage section, 24 is a data switching section, 25 is a continuous write control section, 26 is a write/read section 27 is a clock generation and bit counting section; 28 is an address counting section; 29 is an address setting and data switching setting section; 30 is an address matching circuit. To 5 To \ 曵. (Lili

Claims (1)

【特許請求の範囲】[Claims] ディジタルテレメータ装置の連続した直列符号列を発生
するパターンジェネレータにおいて、該直列符号列中の
変換したいデータのアドレスを設定する手段及び変換デ
ータを設定する手段及び該アドレスになった時変換した
いデータと変換データとを切替えるす段を設けたことを
特休とするパターンジェネレータ。
In a pattern generator that generates a continuous serial code string of a digital telemeter device, means for setting the address of data to be converted in the serial code string, means for setting conversion data, and conversion with the data to be converted when the address is reached. A pattern generator that has a special feature that allows you to switch between data and data.
JP11322183A 1983-06-23 1983-06-23 Pattern generator Pending JPS604346A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11322183A JPS604346A (en) 1983-06-23 1983-06-23 Pattern generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11322183A JPS604346A (en) 1983-06-23 1983-06-23 Pattern generator

Publications (1)

Publication Number Publication Date
JPS604346A true JPS604346A (en) 1985-01-10

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ID=14606639

Family Applications (1)

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JP11322183A Pending JPS604346A (en) 1983-06-23 1983-06-23 Pattern generator

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JP (1) JPS604346A (en)

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