JP2578762B2 - Error correction code generator - Google Patents
Error correction code generatorInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデジタルデータについてのエラー訂正符号
生成装置に関する。Description: TECHNICAL FIELD The present invention relates to an error correction code generation device for digital data.
この発明は所定数単位毎のデータについて第１のエラ
ー訂正符号又はエラー検出符号を付加したものを複数個
のブロックに等分割し、各分割ブロックについて第２の
エラー訂正符号を順次生成して付加する場合に、第１の
エラー訂正符号又はエラー検出符号の生成回路と第２の
エラー訂正符号の生成回路にデータを同時に入力して２
系列の符号を同時に形成するようにして演算時間の短縮
化を図ったものである。According to the present invention, data obtained by adding a first error correction code or an error detection code to data of a predetermined number of units is equally divided into a plurality of blocks, and a second error correction code is sequentially generated and added to each divided block. In this case, data is simultaneously input to the first error correction code or error detection code generation circuit and the second error correction code generation circuit to
The code of the sequence is formed at the same time to shorten the operation time.
デジタルデータを伝送するとき、伝送路に発生したエ
ラーを受信側で訂正できるようにするためエラー検出符
号及びエラー訂正符号が送信側で生成されて送信データ
に付加される。When transmitting digital data, an error detection code and an error correction code are generated on the transmission side and added to the transmission data so that an error occurring in the transmission path can be corrected on the reception side.
この場合に、エラー検出又はエラー訂正符号は定まっ
た所定数ワード（バイト）のデータ単位群毎に生成され
て付加されるのが一般的である。In this case, an error detection or error correction code is generally generated and added for each data unit group of a predetermined predetermined number of words (bytes).
第２図は所定数ワードのデータと、これに付加された
誤り検出符号及び誤り訂正符号を２次元的に配列した図
である。FIG. 2 is a diagram in which data of a predetermined number of words and error detection codes and error correction codes added thereto are two-dimensionally arranged.
図において斜線を付した領域に含まれるのは所定数の
データである。In the figure, a predetermined number of data is included in the shaded area.
Ｐは図の行方向に含まれるデータについて生成されて
付加されたエラー訂正符号で、例えばリードソロモン符
号である。P is an error correction code generated and added to data included in the row direction in the drawing, and is, for example, a Reed-Solomon code.
Ｑは所定数のデータのすべてに対して生成されたエラ
ー検出符号例えばCRCコードである。このＱはエラー検
出符号でなく、エラー訂正符号であってもよい。Q is an error detection code, such as a CRC code, generated for all of the predetermined number of data. This Q may be an error correction code instead of an error detection code.
第２図からも明らかなように、所定数のデータと符号
Ｑを合計したものが丁度ｎ行に等分割できるようになっ
ており、１行で１ブロック分が形成される。そして、最
後の行はデータと符号Ｑとからなる情報について訂正符
号Ｐが生成付加されることになる。As is clear from FIG. 2, the sum of a predetermined number of data and the code Q can be exactly divided into n rows, and one row forms one block. In the last row, a correction code P is generated and added to the information including the data and the code Q.
以上のような符号P,Qは、従来、次のようにして生成
される。The codes P and Q as described above are conventionally generated as follows.
第３図はその生成回路の概要を示すもので、（１）は
データバッファ用のRAMで、これは前述した所定数のデ
ータとこれに付加する符号P,Qを記憶できる容量を有す
る。FIG. 3 shows an outline of the generation circuit. (1) is a data buffer RAM having a capacity capable of storing the above-mentioned predetermined number of data and the codes P and Q added thereto.
（２）はエラー訂正符号Ｐの生成回路、（３）はエラ
ー検出符号Ｑの生成回路あり、RAM（１）より読み出さ
れたデータはスイッチS1によって切り換えられて生成回
路（２）と（３）に択一的に供給される。(2) generation circuit of the error correction code P, (3) is generating circuit error detection code Q, the data read out from the RAM (1) generating circuit is switched by a switch S 1 and (2) ( It is supplied as an alternative to 3).
入力データは所定数だけ予めRAM（１）に書き込まれ
ている。この所定数のデータについて符号生成付加を行
うにあたっては、先ず、スイッチS1が図のように端子Ｑ
側に切り換えられる。そしてRAM（１）より所定数のデ
ータの全てが順次読み出されて生成回路（３）に供給さ
れることにより、CRCコードが生成され、生成されたCRC
コードはRAM（１）のデータ領域以外の所定のアドレス
に書き込まれる。A predetermined number of input data is written in the RAM (1) in advance. When performing the code generated and added for this predetermined number of data, first, the terminal Q as the switch S 1 is FIG.
Side. Then, all of a predetermined number of data are sequentially read from the RAM (1) and supplied to the generation circuit (3), so that a CRC code is generated, and the generated CRC is generated.
The code is written to a predetermined address other than the data area of the RAM (1).
次に、スイッチS1が端子Ｐ側に切り換えられる。そし
て、今度はRAM（１）は第２図においてデータが行方向
に順次読み出され、生成回路（２）に供給される。そし
て、一行分読み出される毎にその行の訂正符号Ｐが生成
され、その生成符号ＰがRAM（１）のデータ領域以外の
所定のアドレスに書き込まれる。最後の行では符号Ｑま
で読み出されてその行の訂正符号Ｐが生成され、それが
RAM（１）の所定のアドレスに書き込まれることにな
る。Then, the switch S 1 is switched to the terminal P side. Then, the data is sequentially read from the RAM (1) in the row direction in FIG. 2 and supplied to the generation circuit (2). Then, every time one row is read, a correction code P for that row is generated, and the generated code P is written to a predetermined address of the RAM (1) other than the data area. In the last row, the code Q is read out to generate the correction code P for that row, which is
The data is written to a predetermined address of the RAM (1).
上述のような従来の符号生成装置の場合、符号Ｑを生
成するときと、符号Ｐを生成するときは別個でありそれ
ぞれRAM（１）よりデータを読み出すようにしている。
したがって、同じデータを２度読み出すため、符号生成
のための時間に無駄があった。In the case of the above-described conventional code generation device, when the code Q is generated and when the code P is generated, data is read from the RAM (1) separately.
Therefore, since the same data is read twice, time for code generation is wasted.
この発明においては、 所定数単位毎のデータについて第１のエラー訂正符号
又はエラー検出符号が付加されると共に、上記第１のエ
ラー訂正符号又はエラー検出符号が付加された所定単位
数毎のデータが複数のブロックに分割されて形成された
各分割ブロックについて第２のエラー訂正符号が順次生
成・付加されるエラー訂正符号生成装置であって、 少なくとも上記所定数単位毎のデータを記憶する記憶
手段（１）と、 記憶手段（１）から上記所定数の１単位のデータが読
出されたことを検出する検出手段（５）と、 記憶手段（１）から読出した上記所定数単位毎のデー
タが供給されて、検出手段（５）で１単位のデータが読
出されたことを検出したとき、上記第１のエラー訂正符
号又はエラー検出符号を生成して出力する第１の生成手
段（３）と、 記憶手段（１）から読出した上記所定数単位毎のデー
タと、上記第１の生成手段（１）で生成された上記第１
のエラー訂正符号又はエラー検出符号が供給されて、上
記第２のエラー訂正符号を上記各分割ブロック毎に生成
して出力する第２の生成手段（２）とを備えて、 記憶手段（１）から読出したデータを、第１の生成手
段（３）と第２の生成手段（２）とに供給し、このデー
タの供給に基づいて第１の生成手段が生成して出力する
上記第１のエラー訂正符号又はエラー検出符号を、記憶
手段（１）から読出したデータに続いて第２の生成手段
（２）に供給して、第２の生成手段（２）で上記第２の
エラー訂正符号を上記各分割ブロック毎に生成させるよ
うにしたものである。In the present invention, the first error correction code or the error detection code is added to the data of a predetermined number of units, and the data of the predetermined number of units to which the first error correction code or the error detection code is added is generated. An error correction code generation device in which a second error correction code is sequentially generated and added to each divided block formed by dividing into a plurality of blocks, wherein at least a storage unit for storing data of at least the aforementioned predetermined number of units 1); detecting means (5) for detecting that the predetermined number of data of one unit is read from the storage means (1); and supplying data of the predetermined number of units read from the storage means (1). A first generating means for generating and outputting the first error correction code or the error detection code when the detection means (5) detects that one unit of data has been read out (3) the data in the predetermined number units read from the storage means (1); and the first data generated by the first generation means (1).
A second generation means (2) to which the error correction code or the error detection code is supplied, and which generates and outputs the second error correction code for each of the divided blocks; Is supplied to the first generating means (3) and the second generating means (2), and the first generating means generates and outputs the data based on the supply of the data. The error correction code or the error detection code is supplied to the second generation means (2) following the data read from the storage means (1), and the second error correction code is supplied to the second generation means (2). Is generated for each of the divided blocks.
〔作用〕 第１及び第２の生成手段にデータを同時に送出して、
第２のエラー訂正符号を分割ブロック毎に生成するとと
もに全てのデータについての第１のエラー訂正符号又は
検出符号を同時に生成してゆくので２系列の符号の生成
時間を短縮できるものである。[Operation] Data is simultaneously sent to the first and second generation means,
Since the second error correction code is generated for each divided block and the first error correction code or detection code for all data is generated at the same time, the generation time of the two-series code can be reduced.
第１図はこの発明装置の一例のブロック図で、第３図
と対応する部分には同一番号を付す。FIG. 1 is a block diagram of an example of the apparatus of the present invention, and portions corresponding to FIG. 3 are denoted by the same reference numerals.
この例の場合、（４）はアドレス発生回路、（５）は
RAM（１）にストアされている所定数のデータの最後の
データのアドレスを検出するエンドアドレス検出回路で
ある。In this example, (4) is an address generation circuit, and (5) is
An end address detection circuit for detecting the address of the last data of a predetermined number of data stored in the RAM (1).
この構成において、符号P,Q生成時には、アドレス発
生回路（４）よりのアドレス信号により第３図例の符号
Ｐ生成時として説明したように第２図において行方向に
データがRAM（１）より順次読み出される。この例の場
合、RAM（１）より読み出されたデータはオアゲート
（６）を通じてエラー訂正符号Ｐの生成回路（２）に供
給されると同時にエラー検出符号Ｑの生成回路（３）に
も供給される。In this configuration, when the codes P and Q are generated, data is read from the RAM (1) in the row direction in FIG. 2 in the row direction in FIG. 2 as described for the code P in the example of FIG. 3 by the address signal from the address generation circuit (4). Read sequentially. In this example, the data read from the RAM (1) is supplied to an error correction code P generation circuit (2) through an OR gate (6) and also to an error detection code Q generation circuit (3). Is done.
そしてアドレス発生回路（４）の出力アドレスが生成
回路（２）に供給されて、各行の終わりのデータのアド
レス時点になると各行についての符号Ｐの生成が終了
し、RAM（１）の所定アドレスに書き込まれる。Then, the output address of the address generation circuit (4) is supplied to the generation circuit (2), and when the end of each row reaches the address time of the data, the generation of the code P for each row is completed, and the predetermined address of the RAM (1) is stored. Written.
そして、第２図のデータ構造の最終行のデータの最後
のものになると、そのときのRAM（１）のアドレスがエ
ンドアドレス検出回路（５）で検出されて所定数のデー
タがすべて読み出されたことが検出される。これまでの
間生成手段（３）ではCRCコードを生成中で、このエン
ドアドレスになると、所定数のデータのすべてについて
のCRCコードの生成が終了していることになる。そこで
エンドアドレス検出回路（５）では、エンドアドレスを
検出すると、生成回路（３）の出力をイネーブルにする
信号をこの生成回路（３）に供給する。したがって、生
成回路（３）からはCRCコードが出力され、これがRAM
（１）の所定アドレスに書き込まれる。これと同時に、
CRCコードはオアゲート（６）を通じて生成手段（２）
に供給されて第２図に示したエラー訂正符号Ｐの最後の
行のものが生成される。そして、この最後の行について
のエラー訂正符号ＰがRAM（１）に書き込まれてエラー
訂正符号生成付加が終了する。When the last data in the last row of the data structure shown in FIG. 2 is reached, the address of the RAM (1) at that time is detected by the end address detection circuit (5), and a predetermined number of data are all read out. Is detected. Until now, the generation means (3) is generating the CRC code, and when this end address is reached, the generation of the CRC code for all of the predetermined number of data has been completed. Therefore, when the end address is detected, the end address detection circuit (5) supplies a signal for enabling the output of the generation circuit (3) to the generation circuit (3). Therefore, a CRC code is output from the generation circuit (3), which is
It is written to the predetermined address of (1). At the same time,
CRC code is generated through OR gate (6)
And the last row of the error correction code P shown in FIG. 2 is generated. Then, the error correction code P for the last row is written into the RAM (1), and the addition of the error correction code is completed.
以上のようにして、RAM（１）よりデータを１回読み
出すだけでエラー検出符号Ｑとエラー訂正符号Ｐとを同
時に生成できる。As described above, the error detection code Q and the error correction code P can be generated simultaneously only by reading the data from the RAM (1) once.
なお、前述もしたようにエラー検出符号Ｑはエラー訂
正符号であってももちろんよい。Note that the error detection code Q may be an error correction code as described above.
この発明によれば、所定数のデータの２つの符号生成
回路に同時に送出して同時に生成するようにしたので、
２系列の符号の演算生成時間が従来の場合に比べて短か
くなり、効率のよいエラー訂正符号（エラー検出符号）
生成ができるものである。According to the present invention, a predetermined number of data are simultaneously transmitted to two code generation circuits and are simultaneously generated.
Efficient error correction code (error detection code) because the operation generation time of the two-series code is shorter than in the conventional case.
It can be generated.
第１図はこの発明装置の一例のブロック図、第２図はエ
ラー訂正符号付加後のデータ構造の一例を示す図、第３
図は従来装置の一例のブロック図である。 （２）は第２の生成手段、（３）は第１の生成手段であ
る。FIG. 1 is a block diagram showing an example of the device of the present invention, FIG. 2 is a diagram showing an example of a data structure after adding an error correction code, and FIG.
The figure is a block diagram of an example of a conventional device. (2) is a second generation unit, and (3) is a first generation unit.
Claims (1)
ー訂正符号又はエラー検出符号が付加されると共に、上
記第１のエラー訂正符号又はエラー検出符号が付加され
た所定単位数毎のデータが複数のブロックに分割されて
形成された各分割ブロックについて第２のエラー訂正符
号が順次生成・付加されるエラー訂正符号生成装置であ
って、 少なくとも上記所定数単位毎のデータを記憶する記憶手
段と、 上記記憶手段から上記所定数の１単位のデータが読出さ
れたことを検出する検出手段と、 上記記憶手段から読出した上記所定数単位毎のデータが
供給されて、上記検出手段で１単位のデータが読出され
たことを検出したとき、上記第１のエラー訂正符号又は
エラー検出符号を生成して出力する第１の生成手段と、 上記記憶手段から読出した上記所定数単位毎のデータ
と、上記第１の生成手段で生成された上記第１のエラー
訂正符号又はエラー検出符号が供給されて、上記第２の
エラー訂正符号を上記各分割ブロック毎に生成して出力
する第２の生成手段とを備えて、 上記記憶手段から読出したデータを、上記第１の生成手
段と上記第２の生成手段とに供給し、このデータの供給
に基づいて上記第１の生成手段が生成して出力する上記
第１のエラー訂正符号又はエラー検出符号を、上記記憶
手段から読出したデータに続いて上記第２の生成手段に
供給して、上記第２の生成手段で上記第２のエラー訂正
符号を上記各分割ブロック毎に生成させるようにした エラー訂正符号生成装置。A first error correction code or an error detection code is added to data of a predetermined number of units, and the data of a predetermined number of units to which the first error correction code or the error detection code is added is added. An error correction code generation device in which a second error correction code is sequentially generated and added to each divided block formed by dividing into a plurality of blocks, and a storage unit for storing at least data of each of the predetermined number of units. Detecting means for detecting that the predetermined number of one unit of data has been read from the storage means; and supplying data of the predetermined number of units read from the storage means, and detecting the one unit of data. First generating means for generating and outputting the first error correction code or error detection code when detecting that data has been read out, and reading from the storage means The data for each of the predetermined number of units and the first error correction code or the error detection code generated by the first generation unit are supplied, and the second error correction code is provided for each of the divided blocks. A second generation unit for generating and outputting the data, supplying the data read from the storage unit to the first generation unit and the second generation unit, based on the supply of the data, The first error correction code or the error detection code generated and output by the first generation unit is supplied to the second generation unit following the data read from the storage unit, and the second generation unit generates the second generation code. Means for generating the second error correction code for each of the divided blocks by means.
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013553A JP2578762B2 (en) | 1986-01-24 | 1986-01-24 | Error correction code generator |
| CA000526484A CA1264091A (en) | 1986-01-10 | 1986-12-30 | Generator for error correcting code and decoder for the code |
| US07/000,539 US4785451A (en) | 1986-01-10 | 1987-01-05 | Generator for an error correcting code, a decoder therefore, and a method for the same |
| AU67164/87A AU601388B2 (en) | 1986-01-10 | 1987-01-06 | Generator for an error correcting code and a decoder for the code |
| DE8787300187T DE3784741T2 (en) | 1986-01-10 | 1987-01-09 | DECODER FOR PRODUCT CODES AND METHOD FOR DECODING THIS CODE. |
| AT87300187T ATE87155T1 (en) | 1986-01-10 | 1987-01-09 | DECODERS FOR PRODUCT CODES AND METHOD OF DECODING THESE CODES. |
| EP87300187A EP0229698B1 (en) | 1986-01-10 | 1987-01-09 | Decoder for product codes and method of decoding such codes |
| KR1019870000134A KR960003094B1 (en) | 1986-01-10 | 1987-01-10 | Error correction code generator |
| HK95295A HK95295A (en) | 1986-01-10 | 1995-06-15 | Decoder for product codes and method of decoding such codes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013553A JP2578762B2 (en) | 1986-01-24 | 1986-01-24 | Error correction code generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171323A JPS62171323A (en) | 1987-07-28 |
| JP2578762B2 true JP2578762B2 (en) | 1997-02-05 |
Family
ID=11836358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61013553A Expired - Lifetime JP2578762B2 (en) | 1986-01-10 | 1986-01-24 | Error correction code generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578762B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0318364A1 (en) * | 1987-11-24 | 1989-05-31 | Gaston Huguenin | Safe-unit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4564945A (en) * | 1983-06-20 | 1986-01-14 | Reference Technology, Inc. | Error-correction code for digital data on video disc |
-
1986
- 1986-01-24 JP JP61013553A patent/JP2578762B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62171323A (en) | 1987-07-28 |
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Legal Events
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