JPS58200351A - Error correcting circuit - Google Patents
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- JPS58200351A JPS58200351A JP57081310A JP8131082A JPS58200351A JP S58200351 A JPS58200351 A JP S58200351A JP 57081310 A JP57081310 A JP 57081310A JP 8131082 A JP8131082 A JP 8131082A JP S58200351 A JPS58200351 A JP S58200351A
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Abstract
Description
【発明の詳細な説明】
本発明はコンピュータ等に使用される転送情報の誤シ訂
正回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a circuit for correcting errors in transferred information used in computers and the like.
一般に、記憶装置においては、装置の信頼性を上げるた
めにメモリ読出し情報に対して誤りを検出し、これを訂
正する誤シ訂正機能の付加されたものが多い。このよう
々記憶装置用談り訂正回路の一例として、ハミング符号
による1ビツトエラー訂正および2ビツトエラー検出を
行なうことのできる従来例につき、第1図のブロック図
を参照して説明する。この図において、入力情報線1か
ら入力した情報は情報保持回路2に保持された後。In general, many storage devices are equipped with an error correction function that detects and corrects errors in memory read information in order to increase the reliability of the device. As an example of such a garbled correction circuit for a storage device, a conventional example capable of performing 1-bit error correction and 2-bit error detection using a Hamming code will be described with reference to the block diagram of FIG. In this figure, information input from an input information line 1 is held in an information holding circuit 2.
その出力側に接続された情報選択回路3に加えられて後
述する書込み情報との選択が行われる。情報選択回路3
の出力はノ・ミンク符号生成回路4に与えられ、ここで
ハミング符号を生成したのち情報選択回路3の出力とと
もに書込み情報保持回路5に入力して保持される。この
書込み情報保持回路5の出力は、メモリ・・モージュー
ル制御線12およびアドレス信号線13を介して与えら
れる信号によシ制御されてメモリモジー−ル6に書き込
まれる。It is added to the information selection circuit 3 connected to the output side, and selection with write information to be described later is performed. Information selection circuit 3
The output is given to the No-Mink code generation circuit 4, where a Hamming code is generated, and then input to the write information holding circuit 5 together with the output of the information selection circuit 3, where it is held. The output of the write information holding circuit 5 is written into the memory module 6 under the control of signals applied via the memory module control line 12 and address signal line 13.
次に、読み出し時には、メモリモジュール、6において
アドレス信号線13およびメモリモジュール制御線12
を介しての制御によシ記憶されていた情報が読み出され
、誤シ訂正回路7の読出し情報保持回路7−1に与えら
れて保持される。読出し情報保持回路7−jの出力はハ
ミング符号解読回路7−2に与えられてハミング符号が
解読され、保持回路7−1の情報とともにエラー修正回
路7−3に入力される。そして、与えられた情報にエラ
ーがあれば、ここで訂正される。エラー修正回路7−3
の出力は情報線8を通して外部装置(図示せず)へ読出
し情報として出力される。なお、制御線9゜10および
11はそれぞれ情報保持回路2 、7−1および5の情
報を出力するための制御線である。Next, at the time of reading, the address signal line 13 and the memory module control line 12 are connected to the memory module 6.
The stored information is read out under control via the error correction circuit 7 and is applied to the read information holding circuit 7-1 of the error correction circuit 7 and held therein. The output of the read information holding circuit 7-j is applied to the Hamming code decoding circuit 7-2, the Hamming code is decoded, and the output is input to the error correction circuit 7-3 together with the information of the holding circuit 7-1. Any errors in the information provided will be corrected here. Error correction circuit 7-3
The output is output as read information to an external device (not shown) through an information line 8. The control lines 9, 10 and 11 are control lines for outputting information from the information holding circuits 2, 7-1 and 5, respectively.
ところで、このような従来例によれば、メモリモジュー
ル6から読み出された情報は、常にハミング符号解読回
路7−2とエラー修正回路7−3とによシ訂正されてか
ら出力されるが、実際の記憶装置において読み出しエラ
ーが発生する確率は小さく、多くの場合は時間を無駄に
消費することになる。このため、記憶装置において高速
読出しが要求される場合、読出し情報保持回路7−1に
保持されたメモリモジュール6からの読出し情報は、直
接外部装置に向けて先行出力される。そして、もし、こ
の読出し情報にエラーがあった場合には。By the way, according to such a conventional example, the information read from the memory module 6 is always corrected by the Hamming code decoding circuit 7-2 and the error correction circuit 7-3 before being output. The probability that a read error will occur in an actual storage device is small, and in most cases, it results in wasted time. Therefore, when high-speed reading is required in the storage device, the read information from the memory module 6 held in the read information holding circuit 7-1 is directly output in advance to an external device. And if there is an error in this read information.
追ってエラーの存在を外部装置に知らせ、前記ノ・ミン
グ符号解読回路とエラー修正回路とによシェラ−の訂正
された読出し情報を出力するようになっている。図に見
られる破線による引出し線はメモリ6からの読出し情報
を出力するための読出し情報出力線である。しかし乍ら
、最近における処理の高速性、経済性および小型化の要
求から、誤シ訂正回路にLSI化を計ろうとすると、
LSIのビン数の制限によシ上記メモリ読出し情報のた
めの出力線を引出すことができないという問題が残され
ていた。Thereafter, the existence of an error is notified to an external device, and the reading information corrected by the Scherer code is outputted by the above-mentioned no-ming code decoding circuit and error correction circuit. The broken line leader line shown in the figure is a read information output line for outputting read information from the memory 6. However, due to recent demands for high-speed processing, economy, and miniaturization, when trying to implement LSI in error correction circuits,
Due to the limit on the number of LSI bins, there remains the problem that it is not possible to draw out the output line for the above-mentioned memory read information.
発明の目的 本発明の目的は、従来技術の問題点を解決し。purpose of invention The object of the present invention is to solve the problems of the prior art.
入力情報線と出力情報線とを共通に使用することのでき
る誤シ訂正手段と、チェックピットヲ除く入力情報を保
持する手段□とを備えることによって。By providing an error correction means that can commonly use an input information line and an output information line, and a means for holding input information excluding check pits.
入力情報の高速a”’m’ +可能にし、該情報に−ラ
ーが存在した場合にはエラー訂正情報の転送を行うこと
のできるLSI化に適した誤シ訂正回路を提供するにあ
る。An object of the present invention is to provide an error correction circuit suitable for LSI implementation, which enables high-speed a'''m' + input information and transfers error correction information when a - error exists in the information.
発明の特徴
本発明によれば、複数の情報の並列転送に際してこれ等
情報の誤シを訂正する誤り訂正回路において、誤シ訂正
用チェックピットヲ含む入力情報と誤シ訂正後の出力情
報とを共通の情報線を介して入出力する誤り訂正手段と
、該誤り訂正手段に加えられる入力情報のうちチェック
ピットを除く情報を入力して、これを保持する手段と、
前記誤シ訂正手段の出力および該保持手段の出力をうけ
。Features of the Invention According to the present invention, in an error correction circuit that corrects errors in a plurality of pieces of information when transferring these pieces of information in parallel, input information including a check pit for error correction and output information after error correction are corrected. an error correction means inputting and outputting via a common information line; a means for inputting and retaining information other than check pits among the input information added to the error correction means;
Receiving the output of the error correcting means and the output of the holding means.
これ等の情報を選択して前記共通の情報線に出力する選
択手段とを含んで構成されたことを特徴とする転送情報
の誤シ訂正回路が得られる。There is obtained a transfer information error correction circuit characterized in that it includes a selection means for selecting these pieces of information and outputting the selected information to the common information line.
次に本発明による誤り訂正回路について図面を参照して
説明する。Next, an error correction circuit according to the present invention will be explained with reference to the drawings.
第2図は本発明による第1の実施例の構成をブロック図
によシ示したものである。図において。FIG. 2 is a block diagram showing the configuration of a first embodiment of the present invention. In fig.
誤シ訂正回路は、情報選択制御回路1−1〜1−5を含
むデータ系選択回路1と、データ制御回路2−1゜2−
2ヲ含む誤シ訂正回路2と、メモリ読出し情報(5)
をうけとって保持する情報保持回路3とによって構成さ
れている。また、メモリモジュール4はメモリブロック
4−1 、4−2によ多構成されている。The error correction circuit includes a data system selection circuit 1 including information selection control circuits 1-1 to 1-5, and a data control circuit 2-1゜2-.
2, and an information holding circuit 3 that receives and holds memory read information (5). Furthermore, the memory module 4 is composed of multiple memory blocks 4-1 and 4-2.
上記のうち、誤シ訂正回路2には、それぞれデータ制御
回路2−1および2−2に付随してエラーチェック用符
号の発生回路、エラー検出回路、エラー訂正回路が含ま
れておシ、それぞれ入出力を共用する情報線を介して読
出し、書込みができる。読出し情報保持回路3は、メモ
リモジー−ル4からデータ系選択回路1を経由して読出
し情報を受けとシ、これを保持する。Of the above, the error correction circuit 2 includes an error check code generation circuit, an error detection circuit, and an error correction circuit in association with the data control circuits 2-1 and 2-2, respectively. Reading and writing are possible via the information line that shares input and output. The read information holding circuit 3 receives read information from the memory module 4 via the data system selection circuit 1 and holds it.
このように構成された実施例の動作について説明すると
、まず、共用の入出力情報線101に与えられた入力情
報は、データ系選択回路1において制御線24.または
22によシ制御された情報選択制御1回路1−1.また
は1−3によって選択され。To explain the operation of the embodiment configured in this way, first, input information given to the shared input/output information line 101 is transmitted to the data system selection circuit 1 via the control line 24. or information selection control circuit 1 controlled by 22 1-1. or selected by 1-3.
誤シ訂正回路2のデータ制御回路2−1.または2−2
に転送される。この転送された入力情報は。Data control circuit 2-1 of error correction circuit 2. or 2-2
will be forwarded to. This input information is transferred.
誤シ訂正回路2においてエラーチェックされ、エラー訂
正用符号が付加されたのちにデータ系選択(6)
回路1の情報選択制御回路1−2ヲ介してメモリモジュ
ール4に転送される。このメモリモジュール4では、制
御線26.28.アドレス線27゜29からの書込制御
によシメモリブロック4−1゜または4−2へ転送され
てきたエラー訂正符号の付加された情報を記憶する。After error checking is performed in the error correction circuit 2 and an error correction code is added, the data is transferred to the memory module 4 via the information selection control circuit 1-2 of the data system selection (6) circuit 1. In this memory module 4, control lines 26, 28 . Information added with an error correction code, which is transferred to memory block 4-1 or 4-2 under write control from address lines 27 and 29, is stored.
メモリモジュール4における記憶された情報の読出しは
、同様に制御線26.28.アドレス線27.28によ
る信号制御によって行われる。読出された情報は、デー
タ系選択回路1を経由し。The reading of stored information in the memory module 4 is likewise carried out via control lines 26, 28 . This is done by signal control using address lines 27 and 28. The read information passes through the data system selection circuit 1.
直接読出情報保持回路3に保持されるとともに。It is held in the direct read information holding circuit 3.
情報選択制御回路1−1および1−3に与えられ、それ
ぞれの制御線24.または22による制御によ多情報選
択制御回路1−1.または1−3を動作させてデータ制
御回路2−1.または2−2に与えられる。Information selection control circuits 1-1 and 1-3 are provided with respective control lines 24. or 22, the multi-information selection control circuit 1-1. Or, by operating data control circuit 2-1.1-3. Or given to 2-2.
先に、読出情報保持回路3に保持された情報は。The information held in the read information holding circuit 3 first.
情報選択制御回路1・−5においで、制御線25の制;
・
御により選択されて入出力情報線101を介し図示され
ていない外部装置へ転送される。また、データ制御回路
2−1.または2−2に入力したメモリから読出された
情報は、エラーチェックされ、エラー訂正後、もしエラ
ーがあれば、エラー情報線102’に介して上記の外部
装置にエラーの存在を報告する。あるいは、エラーの訂
正が可能であれば、データ制御回路2−1.または2−
2においてエラー訂正したのち、情報選択制御回路1−
4に送シ。In the information selection control circuits 1 and -5, control of the control line 25;
- Selected by the controller and transferred to an external device (not shown) via the input/output information line 101. Further, the data control circuit 2-1. Alternatively, the information read from the memory inputted to 2-2 is checked for errors, and after error correction, if there is an error, the existence of the error is reported to the above-mentioned external device via the error information line 102'. Alternatively, if the error can be corrected, the data control circuit 2-1. or 2-
After error correction in step 2, information selection control circuit 1-
Send it to 4.
制御線21の制御によって読出しエラー訂正情報を入出
力情報線101を介して外部装置へ追込する。Under the control of the control line 21, read error correction information is sent to the external device via the input/output information line 101.
上記の実施例においては、メモリモジュール内のメモリ
ブロックを2個設け、誤シ訂正回路の2個のデータ制御
回路をそれぞれ入出力線および読出し、書込みに対して
共用させた例を示したが、メモリブロックおよびデータ
制御回路の数を必要によシ任意に選べることは言うまで
もない。また。In the above embodiment, an example is shown in which two memory blocks are provided in the memory module and two data control circuits of the error correction circuit are shared for input/output lines, reading, and writing, respectively. It goes without saying that the numbers of memory blocks and data control circuits can be selected as desired. Also.
メモリモジュールから読出された情報は、データ系選択
回路1内を素通りして情報保持回路3に保持されるが、
データ系選択回路内で制御回路を通ったのち、情報保持
回路に加えるようにすることもできる。The information read from the memory module passes through the data system selection circuit 1 and is held in the information holding circuit 3.
It is also possible to add the signal to the information holding circuit after passing through the control circuit within the data system selection circuit.
第3図は本発明による第2の実施例の構成をブロック図
により示したものである。この例は、メモリモジュール
4内にメモリブロックが2個、誤シ訂正回路6内にデー
タ制御回路が2個用いられている。第1の実施例と同じ
ように、データ制御回路6−1および6−2にはそれぞ
れ共用の入出力線が備えられているが、このうちデータ
制御回路6−1はメモリモジュール4の読出し用、デー
タ制御回路6−2は書込用に専用される点に第1の実施
例との相違がある。したがって、データ系選択回路5に
は、読出し情報の選択に用いられる情報選択制御回路5
−1.書込み情報の選択に用いられる情報選択制御回路
5−2.そして情報保持回路3に保持された読出し情報
の送出用情報選択制御回路5−3が備えられている。そ
して、これ等情報選択制御回路を含む全体の動作につい
ては更に説明するまでもなく容易に理解できよう。FIG. 3 is a block diagram showing the configuration of a second embodiment of the present invention. In this example, two memory blocks are used in the memory module 4 and two data control circuits are used in the error correction circuit 6. As in the first embodiment, the data control circuits 6-1 and 6-2 are each provided with common input/output lines, but the data control circuit 6-1 is used for reading the memory module 4. The difference from the first embodiment is that the data control circuit 6-2 is dedicated for writing. Therefore, the data system selection circuit 5 includes an information selection control circuit 5 used for selecting read information.
-1. Information selection control circuit 5-2 used for selecting write information. An information selection control circuit 5-3 for sending read information held in the information holding circuit 3 is provided. The overall operation including the information selection control circuit can be easily understood without further explanation.
発明の効果
以上の説明によシ明らかなように1本発明によれば、誤
り訂正回路の入出力情報線を共通化して(9)
信号線の数を減らし、かつ誤シ訂正回路とは別に設けた
読出し情報保持回路を介して読出し情報を転送し、読出
し情報に誤シがあった場合にはあとから訂正情報を転送
することによって、構成を簡易化し、 LSIへの適用
を容易にするとともに、転送性能の高速性を向上すべく
大きな効果がある。Effects of the Invention As is clear from the above explanation, (1) according to the present invention, the input/output information lines of the error correction circuit are shared, (9) the number of signal lines is reduced, and the signal lines are separated from the error correction circuit. The read information is transferred through the read information holding circuit provided, and if there is an error in the read information, correction information is transferred later, thereby simplifying the configuration and making it easier to apply to LSI. , which has a great effect on improving high-speed transfer performance.
第1図は記憶装置に適用される誤シ訂正回路の従来例の
構成を示すブロック図、第2図は本発明による第1の実
施例の構成を示すブロック図、第3図は本発明による第
2の実施例の構成を示すブロック図である。
図において、1,5はデータ系選択回路、1−1〜1−
5 、5−1〜5−3は情報選択制御回路、2,6は誤
り訂正回路、 2−1 、2−2 、6−1 、6−2
はデータ制御回路、3は読出し情報保持回路、4はメモ
リモジュール、 4−1 、4−2はメモリブロックで
ある。
(10)FIG. 1 is a block diagram showing the configuration of a conventional example of an error correction circuit applied to a storage device, FIG. 2 is a block diagram showing the configuration of a first embodiment according to the present invention, and FIG. 3 is a block diagram showing the configuration of a first embodiment according to the present invention. FIG. 2 is a block diagram showing the configuration of a second embodiment. In the figure, 1 and 5 are data system selection circuits, 1-1 to 1-
5, 5-1 to 5-3 are information selection control circuits, 2 and 6 are error correction circuits, 2-1, 2-2, 6-1, 6-2
3 is a data control circuit, 3 is a read information holding circuit, 4 is a memory module, and 4-1 and 4-2 are memory blocks. (10)
Claims (1)
を訂正する誤り訂正回路において、誤シ訂正用チェック
ピットを含む入力情報と誤シ訂正後の出力情報とを共通
の情報線を介して入出力する誤り訂正手段と、該誤り訂
正手段に加えられる入力情報のうちチェックピットを除
く情報を入力して、これを保持する手段と、前記誤シ訂
正手段の出力および該保持手段の出力をうけ、これ等の
情報を選択して前記共通の情報線に出力する選択手段と
を含んで構成されたことを特徴とする転送情報の誤シ訂
正回路。1. In an error correction circuit that corrects errors in multiple pieces of information when transferring them in parallel, input information including check pits for error correction and output information after error correction are input via a common information line. an error correction means for outputting, a means for inputting and holding information excluding check pits among the input information added to the error correction means, and a means for receiving the output of the error correction means and the output of the holding means; , and selecting means for selecting these pieces of information and outputting the selected information to the common information line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57081310A JPS58200351A (en) | 1982-05-14 | 1982-05-14 | Error correcting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP57081310A JPS58200351A (en) | 1982-05-14 | 1982-05-14 | Error correcting circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58200351A true JPS58200351A (en) | 1983-11-21 |
JPS6312303B2 JPS6312303B2 (en) | 1988-03-18 |
Family
ID=13742821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57081310A Granted JPS58200351A (en) | 1982-05-14 | 1982-05-14 | Error correcting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58200351A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1982
- 1982-05-14 JP JP57081310A patent/JPS58200351A/en active Granted
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