JPS6238030A - Error correction device - Google Patents
Error correction deviceInfo
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- JPS6238030A JPS6238030A JP60177173A JP17717385A JPS6238030A JP S6238030 A JPS6238030 A JP S6238030A JP 60177173 A JP60177173 A JP 60177173A JP 17717385 A JP17717385 A JP 17717385A JP S6238030 A JPS6238030 A JP S6238030A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えば光ディスク等の情報記憶装置その他の
情報入出力装置の内部におけるデータ処理あるいはデー
タ伝送において発生した誤りを検出し、これを訂正する
誤り訂正装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention is an error correction method for detecting and correcting errors occurring in data processing or data transmission within an information storage device such as an optical disk or other information input/output device. Relating to a correction device.
従来の技術
従来の積符号等の二重符号化のための誤り訂正装置は、
第３図に示す構成から成る装置が既知でおる。BACKGROUND OF THE INVENTION Conventional error correction devices for double encoding such as product codes, etc.
A device having the configuration shown in FIG. 3 is known.
第３図において、２ｏは１段目の符号復号器、２１は記
憶装置、２２は２段目の符号復号器、２３は制御装置、
２４は情報入出力端子、２５は通信路に接続された符号
入出力端子である。In FIG. 3, 2o is a first-stage code decoder, 21 is a storage device, 22 is a second-stage code decoder, 23 is a control device,
24 is an information input/output terminal, and 25 is a code input/output terminal connected to a communication path.
符号化時は、情報入出力端子２４からの入力情報が１段
目の符号復号器２０で先ず１段目の符号化が行われ、こ
れが記憶装置２１に蓄積される。During encoding, input information from the information input/output terminal 24 is first encoded in the first stage encoder 20, and this is stored in the storage device 21.
更に２段目の符号復号器２２で２段目の符号化が行われ
、これが符号入出力端子２５を経て通信路に出力される
。Furthermore, second-stage encoding is performed by the second-stage code/decoder 22, and this is outputted to the communication channel via the code input/output terminal 25.
この場合、データの流れは、全て制御装置２３で制御さ
れる。In this case, the flow of data is entirely controlled by the control device 23.
復号化時のデータの流れは上述した符号化時のデータの
流れの逆になる。The data flow during decoding is the opposite of the data flow during encoding described above.
発明が解決しようとする問題点
しかしながら、前記従来の誤り訂正装置においては、そ
の構成上、記憶装置２１と２段目の符号復号器２２の制
御を行うだめの制御系が複雑となる。Problems to be Solved by the Invention However, in the conventional error correction device, the control system for controlling the storage device 21 and the second-stage code decoder 22 is complicated due to its configuration.
それかために、例えば復号化を３段、４段で行うことで
訂正能力の向上を図ろうとする場合や、あるいはまた、
単一の（１段だけの）符号復号器で一重符号化を実施し
たい場合等に訃いては８、この種の従来の装置では対応
し得々いという問題点があった。For this reason, for example, when trying to improve the correction ability by performing decoding in three or four stages, or
There is a problem in that when it is desired to perform single encoding using a single code decoder (only one stage), this kind of conventional apparatus cannot cope with the problem.
そこで、本発明は符号復号器等の制御系を簡略化し５て
、かつ従来の装置では対応し得ない上述したような問題
点を解消した誤り訂正装置を提供することを目的として
いる。SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to provide an error correction apparatus that simplifies the control system of a code decoder and the like and that solves the above-mentioned problems that cannot be addressed by conventional apparatuses.
問題点を解決するだめの手段
前記の目的を達成するため、本発明の誤り訂正装置は、
バッファ記憶回路と、このバッファ記憶回路の入出力を
制御する制御回路と、この制御回路を介して制御される
符号復号器をひとまとめとした符号復号系を基本構成と
したものである。Means for Solving the Problems In order to achieve the above object, the error correction device of the present invention comprises:
The basic configuration is a code/decoding system that includes a buffer storage circuit, a control circuit that controls input/output of the buffer storage circuit, and a code/decoder that is controlled via the control circuit.
作 用
バッファ記憶回路、制御回路及び符号復号器を１単位と
して符号復号系が構成されているので、この符号復号系
を２段、３段等多段に併設構成した場合でもそれぞれの
制御系が簡略化されていて、全体の制御系を複雑化する
ととがない。Since the code/decoding system is configured with the working buffer storage circuit, control circuit, and code/decoder as one unit, even if this code/decoding system is configured in multiple stages such as 2 or 3 stages, each control system can be simplified. It would be pointless to complicate the entire control system.
また２、符号復号系を１段構成にし／ζ装置によれば、
−重の符号・復号化処理が可能となる。2. According to the ζ device, the code/decoding system is configured in one stage.
- Multiple encoding/decoding processes are possible.
また、符号復号系を多段構成にすれば、より高度な訂正
能力を発揮し得る。Moreover, if the code/decoding system has a multi-stage configuration, more advanced correction ability can be exhibited.
実施例
第１図は、本発明の誤り訂正回路の一実施例を示す概略
的ブロック図である。Embodiment FIG. 1 is a schematic block diagram showing an embodiment of the error correction circuit of the present invention.
この実施例では、符号復号系を２段構成にして二重符号
化処理の可能な装置を代表例として示１〜である。In this embodiment, representative examples 1 to 1 are devices in which the encoding/decoding system has a two-stage configuration and is capable of double encoding processing.
第１図において、１ば１段目の符号り量系、２は２段目
の符号復号系であって、これら符号復号系１．２は、そ
れぞれバッファ記憶回路１１と、このバッファ記憶回路
１１の入出力を制御する制御回路１２と、この制御回路
１２を介して制御される符号復号器１３とが一単位にひ
と“まとめされて構成されている。３は情報入出力端子
であり、４は光ディスク等の情報入出力装置（図示せず
）に対する符号入出力端子である。In FIG. 1, 1 is a code amount system for the first stage, and 2 is a code/decoder system for the second stage. A control circuit 12 for controlling the input/output of the circuit and a code/decoder 13 controlled via the control circuit 12 are combined into one unit. 3 is an information input/output terminal, and 4 is an information input/output terminal. is a code input/output terminal for an information input/output device (not shown) such as an optical disk.
次に動作を説明する。Next, the operation will be explained.
符号化時は、情報入出力端子３より情報が１段目の符号
復号系１の制御回路１２に入力され、次いで、この制御
回路１２を介してバッファ記憶回路１１と符号復号器１
３にそれぞれ入力される。During encoding, information is input from the information input/output terminal 3 to the control circuit 12 of the first-stage code/decoder 1, and then via the control circuit 12 to the buffer storage circuit 11 and the code/decoder 1.
3 respectively.
符号復号器１３において誤り検査符号（誤り検出符号及
び誤り訂正符号）が生成され、この生成された検査符号
は、バッファ記憶回路から情報が出力されるときに情報
と共に外部に出力される。An error check code (an error detection code and an error correction code) is generated in the code decoder 13, and the generated check code is output to the outside together with the information when the information is output from the buffer storage circuit.
つまりバッファされない。That is, it is not buffered.
符号化される情報の一単位の入力及びその符号化が終了
した後、制御回路１２を介してバッファ記憶回路１１よ
り検査符号を呼出し、この検査符号を２段目の符号復号
系２に入力し積符号（二重符号化）の処理を行う。After the input of one unit of information to be encoded and its encoding are completed, a check code is called from the buffer storage circuit 11 via the control circuit 12, and this check code is input to the second stage code/decoder system 2. Performs product code (double encoding) processing.
ところで、積符号を実現するためには、第２図に示すよ
うに、１段目（初段）と２段目（次段）の符号化の処理
方向を変更する必要がある。By the way, in order to realize a product code, as shown in FIG. 2, it is necessary to change the encoding processing direction of the first stage (first stage) and the second stage (next stage).
そこで、１段目の符号復号系１で生成された誤り検査符
号を一旦パッファ記憶回路１１へ入力し、その後肢回路
１１から出力する際に、符号化方向の変更処理がなされ
る。勿論、２段目の符号復号系２においても同様の変更
処理がなされる。Therefore, when the error check code generated by the first-stage code/decoding system 1 is once input to the puffer storage circuit 11 and output from the rear limb circuit 11, the encoding direction is changed. Of course, similar change processing is performed in the second-stage code/decoding system 2 as well.
斯様にして二重符号化された誤り検査符号は符号入出力
端子４を経て情報入出力装置（図示せず）に出力される
。The error check code double encoded in this manner is outputted to an information input/output device (not shown) via the code input/output terminal 4.
復号化時は、符号化時の逆動作となる。つまり、情報入
出力装置より符号が符号入出力端子４を経て２段目の符
号復号系２に入力される。入力された当該符号は−Ｈバ
ッファ記憶回路に記憶され、該回路より出力される際に
符号の方向変更がなされ、復号化処理が行われる。この
復号化処理によって得られた信号は、１段目の符号復号
系１の制御回路１２に入力され、以下前記と同様の処理
がなされて、訂正可能な誤りは訂正されて、情報入出力
端子３に出力される。During decoding, the operation is the reverse of encoding. That is, the code is input from the information input/output device to the second stage code/decoding system 2 via the code input/output terminal 4. The input code is stored in a -H buffer storage circuit, and when output from the circuit, the direction of the code is changed and decoding processing is performed. The signal obtained by this decoding process is input to the control circuit 12 of the first-stage code/decoding system 1, where it undergoes the same processing as described above, correctable errors are corrected, and the information input/output terminal 3 is output.
尚、この実施例では、符号復号系を２段構成にした場合
について説明したが、３段若しくは４段等の多段構成と
することもできる。In this embodiment, a case has been described in which the code/decoding system has a two-stage configuration, but a multi-stage configuration such as three or four stages can also be used.
発明の効果
以上詳述したように、本発明は、バッファ記憶回路と制
御回路と符号復号器を１単位とする符号・復号化処理を
可能とした符号復号系を基本構成としたものであるから
、この基本構成からなる符号復号系を複数段追加して多
段構成とした場合においても、それぞれの制御系が簡略
化されており、装置全体の制御系を複雑化することがな
い。Effects of the Invention As detailed above, the present invention has a basic configuration of a code/decoding system that enables coding/decoding processing using a buffer storage circuit, a control circuit, and a code/decoder as one unit. Even when a plurality of stages are added to the coding/decoding system having this basic configuration to form a multi-stage configuration, each control system is simplified, and the control system of the entire device is not complicated.
また、符号復号系を１段で使用すれば、−重の符号の符
号復号器として利用することができる。Furthermore, if the code/decoding system is used in one stage, it can be used as a code/decoder for multiple codes.
まだ、多段構成とした場合、符号化時は初段だけを使用
し、次段以降の他の符号復号系を動作させずにおき、復
号化時に全ての符号復号系を動作させることで訂正能力
を向上させる等、所謂変則使用のできる構成に改変する
ことが容易でちる。However, in the case of a multi-stage configuration, only the first stage is used during encoding, and the other code/decoding systems from the next stage onwards are not operated, and all code/decoding systems are operated during decoding to improve the correction ability. It is easy to modify the configuration to allow for so-called irregular use, such as improving the performance.
第１図は本発明の一実施例による誤り訂正装置室のブロ
ック図である。
１．２・・・・・・符号復号系、１１・・・・・バッフ
ァ記憶回路、１２・・・・・・制御回路、１３・・・・
・・符号復号器、３・・・・・・情報入出力端子、４・
・・・・・符号入出力端子。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
＋１
Ｌ−−−−Ｊ Ｌ−−−−一−−−Ｊ第２図FIG. 1 is a block diagram of an error correction device room according to an embodiment of the present invention. 1.2... Code/decoding system, 11... Buffer storage circuit, 12... Control circuit, 13...
... code decoder, 3 ... information input/output terminal, 4.
...Sign input/output terminal. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure +1 L----J L-----1---J Figure 2
Claims (1)
制御する制御回路と、この制御回路を介して制御される
符号復号器とを１単位として符号・復号化の処理を可能
とした符号復号系を１段以上具備し、前記制御回路の情
報及び符号の入出力端子を介して情報及び符号の入出力
を行うようにしたことを特徴とする誤り訂正装置。An encoding/decoding system that enables encoding/decoding processing using a buffer storage circuit, a control circuit that controls input/output of this buffer storage circuit, and an encoding/decoder controlled via this control circuit as one unit. An error correction device comprising one or more stages, and inputting and outputting information and codes via information and code input/output terminals of the control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177173A JPS6238030A (en) | 1985-08-12 | 1985-08-12 | Error correction device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177173A JPS6238030A (en) | 1985-08-12 | 1985-08-12 | Error correction device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238030A true JPS6238030A (en) | 1987-02-19 |
| JPH0226889B2 JPH0226889B2 (en) | 1990-06-13 |
Family
ID=16026456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177173A Granted JPS6238030A (en) | 1985-08-12 | 1985-08-12 | Error correction device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238030A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH041037U (en) * | 1990-04-19 | 1992-01-07 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171145A (en) * | 1982-04-01 | 1983-10-07 | Mitsubishi Electric Corp | Decoding device |
| JPS58200351A (en) * | 1982-05-14 | 1983-11-21 | Nec Corp | Error correcting circuit |
-
1985
- 1985-08-12 JP JP60177173A patent/JPS6238030A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171145A (en) * | 1982-04-01 | 1983-10-07 | Mitsubishi Electric Corp | Decoding device |
| JPS58200351A (en) * | 1982-05-14 | 1983-11-21 | Nec Corp | Error correcting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226889B2 (en) | 1990-06-13 |
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