JPH0226889B2 - - Google Patents

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JPH0226889B2
JPH0226889B2 JP60177173A JP17717385A JPH0226889B2 JP H0226889 B2 JPH0226889 B2 JP H0226889B2 JP 60177173 A JP60177173 A JP 60177173A JP 17717385 A JP17717385 A JP 17717385A JP H0226889 B2 JPH0226889 B2 JP H0226889B2
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JP
Japan
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code
stage
input
decoding
encoding
Prior art date
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Expired - Lifetime
Application number
JP60177173A
Other languages
Japanese (ja)
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JPS6238030A (en
Inventor
Motoyoshi Nagai
Masahiro Sasaki
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Panasonic System Solutions Japan Co Ltd
Original Assignee
Matsushita Graphic Communication Systems Inc
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Publication date
Application filed by Matsushita Graphic Communication Systems Inc filed Critical Matsushita Graphic Communication Systems Inc
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、例えば光デイスク等の情報記憶装置
その他の情報入出力装置の内部におけるデータ処
理あるいはデータ伝送において発生した誤りを検
出し、これを訂正する誤り訂正装置に関する。
DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention detects and corrects errors occurring in data processing or data transmission within an information storage device such as an optical disk or other information input/output device. This invention relates to an error correction device.

従来の技術 従来の積符号等の二重符号化のための誤り訂正
装置は、第3図に示す構成から成る装置が既知で
ある。
2. Description of the Related Art As a conventional error correction device for double encoding such as a product code, a device having the configuration shown in FIG. 3 is known.

第3図において、20は1段目の符号復号器、
21は記憶装置、22は2段目の符号復号器、2
3は制御装置、24は情報入出力端子、25は通
信路に接続された符号入出力端子である。
In FIG. 3, 20 is a first-stage code decoder;
21 is a storage device, 22 is a second stage code/decoder, 2
3 is a control device, 24 is an information input/output terminal, and 25 is a code input/output terminal connected to a communication path.

符号化時は、情報入出力端子24からの入力情
報が1段目の符号復号器20で先ず1段目の符号
化が行われ、これが記憶装置21に蓄積される。
更に2段目の符号復号器22で2段目の符号化が
行われ、これが符号入出力端子25を経て通信路
に出力される。
During encoding, input information from the information input/output terminal 24 is first encoded in the first stage encoder 20, and this is stored in the storage device 21.
Furthermore, second-stage encoding is performed by the second-stage code/decoder 22, and this is outputted to the communication channel via the code input/output terminal 25.

この場合、データの流れは、全て制御装置23
で制御される。
In this case, the data flow is entirely controlled by the control device 23.
controlled by

復号化時のデータの流れは上述の符号化時のデ
ータの流れの逆になる。
The data flow during decoding is the opposite of the data flow during encoding described above.

発明が解決しようとする問題点 しかしながら、前記従来の誤り訂正装置におい
ては、その構成上、記憶装置21と2段目の符号
復号器22の制御を行うための制御系が複雑とな
る。
Problems to be Solved by the Invention However, in the conventional error correction device, the control system for controlling the storage device 21 and the second-stage code decoder 22 is complicated due to its configuration.

それがために、例えば復号化を3段、4段で行
うことで訂正能力の向上を図ろうとする場合や、
あるいはまた、単一の(1段だけの)符号復号器
で一重符号化を実施したい場合等においては、こ
の種の従来の装置では対応し得ないという問題点
があつた。
For this reason, for example, when trying to improve the correction ability by performing decoding in three or four stages,
Alternatively, when it is desired to perform single encoding using a single code decoder (only one stage), there is a problem that this type of conventional apparatus cannot handle the case.

そこで、本発明は符号復号器等の制御系を簡略
化して、かつ従来の装置では対応し得ない上述し
たような問題点を解消した誤り訂正装置を提供す
ることを目的としている。
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an error correction device that simplifies the control system of a code decoder and the like and that solves the above-mentioned problems that cannot be addressed by conventional devices.

問題点を解決するための手段 前記の目的を達成するため、本発明の誤り訂正
装置は、バツフア記憶回路と、このバツフア記憶
回路の入出力を制御する制御回路と、この制御回
路を介して制御される符号復号器をひとまとめと
した符号復号系を偶数個多段接続し、偶数段目と
奇数段目の符号復号系の処理方向を変換すること
を基本構成としたものである。
Means for Solving the Problems In order to achieve the above object, the error correction device of the present invention includes a buffer storage circuit, a control circuit that controls input and output of the buffer storage circuit, and a control circuit that controls the input and output of the buffer storage circuit through the control circuit. The basic configuration is to connect an even number of code/decoders in multiple stages, and convert the processing directions of the code/decoders in the even and odd stages.

作 用 バツフア記憶回路、制御回路及び符号復号器を
1単位として符号復号系が構成されているので、
この符号復号系を2段、3段等多段に併設構成し
た場合でもそれぞれの制御系が簡略化されてい
て、全体の制御系を複雑化することがない。
Function Since the code/decoding system is configured with the buffer storage circuit, control circuit, and code/decoder as one unit,
Even when this encoding/decoding system is configured in multiple stages such as two stages or three stages, each control system is simplified and the overall control system does not become complicated.

また、符号復号系を1段構成にした装置によれ
ば、一重の符号・復号化処理が可能となる。
Further, with a device having a single-stage encoding/decoding system, single encoding/decoding processing becomes possible.

また、符号復号系を多段構成にすれば、より高
度な訂正能力を発揮し得る。
Moreover, if the code/decoding system has a multi-stage configuration, more advanced correction ability can be exhibited.

実施例 第1図は、本発明の誤り訂正回路の一実施例を
示す概略的ブロツク図である。
Embodiment FIG. 1 is a schematic block diagram showing an embodiment of the error correction circuit of the present invention.

この実施例では、符号復号系を2段構成にして
二重符号化処理の可能な装置を代表例として示し
てある。
In this embodiment, an apparatus is shown as a representative example in which the encoding/decoding system has a two-stage configuration and is capable of double encoding processing.

第1図において、1は1段目の符号復号系、2
は2段目の符号復号系であつて、これら符号復号
系1,2は、それぞれバツフア記憶回路11と、
このバツフア記憶回路11の入出力を制御する制
御回路12と、この制御回路12を介して制御さ
れる符号復号器13とが一単位にひとまとめされ
て構成されている。3は情報入出力端子であり、
4は光デイスク等の情報入出力装置(図示せず)
に対する符号入出力端子である。
In Fig. 1, 1 is the code/decoding system of the first stage, 2
is a second-stage code/decoder system, and these code/decoder systems 1 and 2 each include a buffer storage circuit 11,
A control circuit 12 for controlling the input/output of this buffer storage circuit 11 and a code decoder 13 controlled via this control circuit 12 are combined into one unit. 3 is an information input/output terminal;
4 is an information input/output device such as an optical disk (not shown)
This is the sign input/output terminal for .

次に動作を説明する。 Next, the operation will be explained.

符号化時は、情報入出力端子3より情報が1段
目の符号復号系1の制御回路12に入力され、次
いで、この制御回路12を介してバツフア記憶回
路11と符号復号器13にそれぞれ入力される。
During encoding, information is input from the information input/output terminal 3 to the control circuit 12 of the first-stage code/decoder system 1, and then input to the buffer storage circuit 11 and the code/decoder 13 through the control circuit 12, respectively. be done.

符号復号器13において誤り検査符号(誤り検
出符号及び誤り訂正符号)が発生され、この生成
された検査符号は、バツフア記憶回路から情報が
出力されるときに情報と共に外部に出力される。
つまりバツフアされない。
An error check code (an error detection code and an error correction code) is generated in the code decoder 13, and the generated check code is output to the outside together with the information when the information is output from the buffer storage circuit.
In other words, it won't be blown away.

符号化される情報の一単位の入力及びその符号
化が終了した後、制御回路12を介してバツフア
記憶回路11より検査符号を呼出し、この検査符
号を2段目の符号復号系2に入力し積符号(二重
符号化)の処理を行う。
After the input of one unit of information to be encoded and its encoding are completed, a check code is called from the buffer storage circuit 11 via the control circuit 12, and this check code is input to the second stage code decoding system 2. Performs product code (double encoding) processing.

ところで、積符号を実現するためには、第2図
に示すように、1段目(初段)と2段目(次段)
の符号化の処理方向を変更する必要がある。
By the way, in order to realize a product code, as shown in Figure 2, the first stage (first stage) and the second stage (next stage)
It is necessary to change the encoding processing direction.

そこで、1段目の符号復号系1で生成された誤
り検査符号を一旦バツフア記憶回路11へ入力
し、その後該回路11から出力する際に、符号化
方向の変更処理がなされる。勿論、2段目の符号
復号系2においても同様の変更処理がなされる。
Therefore, when the error check code generated by the first-stage code/decoding system 1 is once input to the buffer storage circuit 11 and then output from the circuit 11, the encoding direction is changed. Of course, similar change processing is performed in the second-stage code/decoding system 2 as well.

斯様にして二重符号化された誤り検査符号は符
号入出力端子4を経て情報入出力装置(図示せ
ず)に出力される。
The error check code double encoded in this manner is outputted to an information input/output device (not shown) via the code input/output terminal 4.

復号化時は、符号化時の逆動作となる。つま
り、情報入出力装置より符号が符号入出力端子4
を経て2段目の符号復号系2に入力される。入力
された当該符号は一旦バツフア記憶回路に記憶さ
れ、該回路より出力される際に符号の方向変更が
なされ、復号化処理が行われる。この復号化処理
によつて得られた信号は、1段目の符号復号系1
の制御回路12に入力され、以下前記と同様の処
理がなされて、訂正可能な訂正されて、情報入出
力端子3に出力される。
During decoding, the operation is the reverse of encoding. In other words, the code is input from the information input/output device to the code input/output terminal 4.
The signal is then input to the second stage code/decoder system 2. The input code is temporarily stored in a buffer storage circuit, and when output from the circuit, the direction of the code is changed and decoding processing is performed. The signal obtained by this decoding process is
The data is inputted to the control circuit 12, and thereafter subjected to the same processing as described above, corrected and outputted to the information input/output terminal 3.

尚、この実施例では、符号復号系を2段構成に
した場合について説明したが、3段若しくは4段
等の多段構成とすることもできる。
In this embodiment, a case has been described in which the code/decoding system has a two-stage configuration, but a multi-stage configuration such as three or four stages can also be used.

発明の効果 以上詳述したように、本発明は、バツフア記憶
回路と制御回路と符号復号器を1単位とする符
号・復号化処理を可能とした符号復号系を基本構
成としたものであるから、この基本構成からなる
符号復号系を複数段追加して多段構成とした場合
においても、それぞれの制御系が簡略化されてお
り、装置全体の制御系を複雑化することがない。
Effects of the Invention As detailed above, the present invention has a basic configuration of a code/decoding system that enables coding/decoding processing using a buffer storage circuit, a control circuit, and a code/decoder as one unit. Even when a plurality of stages are added to the coding/decoding system having this basic configuration to form a multi-stage configuration, each control system is simplified, and the control system of the entire device is not complicated.

また、多段構成とした場合、符号化時は初段だ
けを使用し、次段以降の他の符号復号系を動作さ
せずにおき、復号化時に全ての符号復号系を動作
させることで訂正能力を向上させる等、所謂変則
使用のできる構成に改変することが容易である。
In addition, in the case of a multi-stage configuration, only the first stage is used during encoding, and the other code/decoding systems from the next stage onwards are not operated, and all code/decoding systems are operated during decoding to improve the correction ability. It is easy to modify the configuration to allow for so-called irregular use, such as improving the performance.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例による誤り訂正装置
のブロツク図、第2図は符号化の処理方向の変更
を説明するための模式図、第3図は従来の誤り訂
正装置のブロツク図である。 1,2……符号復号系、11……バツフア記憶
回路、12……制御回路、13……符号復号器、
3……情報入出力端子、4……符号入出力端子。
FIG. 1 is a block diagram of an error correction device according to an embodiment of the present invention, FIG. 2 is a schematic diagram for explaining a change in the encoding processing direction, and FIG. 3 is a block diagram of a conventional error correction device. be. 1, 2... Code decoding system, 11... Buffer storage circuit, 12... Control circuit, 13... Code decoder,
3... Information input/output terminal, 4... Code input/output terminal.

Claims (1)

【特許請求の範囲】[Claims] 1 情報を一時記憶するバツフア記憶回路と、こ
のバツフア記憶回路の入出力を制御する制御回路
と、この制御回路を介して制御される符号復号器
とを1単位として符号・復号化の処理を可能とし
た符号復号系を偶数個接続し、奇数段目の前記符
号復号系は主走査方向を処理方向とし、偶数段目
の前記符号復号系は副走査方向を処理方向とする
ことを特徴とする誤り訂正装置。
1 Encoding and decoding processing can be performed using a buffer storage circuit that temporarily stores information, a control circuit that controls input/output of this buffer storage circuit, and a code/decoder that is controlled via this control circuit as one unit. An even number of code/decoding systems are connected, and the code/decoding systems in odd-numbered stages have a main scanning direction as their processing direction, and the code/decoding systems in even-numbered stages have a processing direction in a sub-scanning direction. Error correction device.
JP60177173A 1985-08-12 1985-08-12 Error correction device Granted JPS6238030A (en)

Priority Applications (1)

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JP60177173A JPS6238030A (en) 1985-08-12 1985-08-12 Error correction device

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JP60177173A JPS6238030A (en) 1985-08-12 1985-08-12 Error correction device

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Publication Number Publication Date
JPS6238030A JPS6238030A (en) 1987-02-19
JPH0226889B2 true JPH0226889B2 (en) 1990-06-13

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH041037U (en) * 1990-04-19 1992-01-07

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58171145A (en) * 1982-04-01 1983-10-07 Mitsubishi Electric Corp Decoding device
JPS58200351A (en) * 1982-05-14 1983-11-21 Nec Corp Error correcting circuit

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JPS6238030A (en) 1987-02-19

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