JP2668556B2 - Ｉｃ試験用パターン圧縮方法及びこれを用いたｉｃ試験用パターン発生装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はIC試験装置に用いるIC試験用パターン圧縮
方法及びこれを用いたIC試験用パターン発生装置に関す
る。

「従来の技術」 例えばIC化されたメモリに試験するには被試験ICにテ
ストパターン信号を与え、このテストパターン信号を被
試験ICに一度書込むと共にこれを読出して正規の期待値
パターンと比較し、一致、不一致を見て被試験ICの良否
を判定する。

テストパターン信号及び期待値パターン信号はパター
ン発生器から出力される。従来は第６図にアドレス０〜
２に示すようにテストパターン信号期待値パターン信号
のパターンが同一で数回続く場合は第７図に示すように
そのパターンと繰返し回数を記憶して圧縮処理し、パタ
ーン発生器を構成するメモリの使用量を節約すると共
に、パターンデータの転送時間を短縮して試験時間の短
縮を実現している。

「発明が解決しようとする課題」 従来のパターン圧縮方法によれば同一パターンが連続
している場合に圧縮されるだけであるから、異なるパタ
ーンが交互に続く場合は圧縮効果が得られない欠点があ
る。

この発明の目的は異なるパターンが交互に繰返される
場合でも圧縮効果が得られるパターン圧縮方法と、この
パターン圧縮方法を用いたパターン発生装置を提供する
にある。

「課題を解決するための手段」 この出願の第１発明ではパターン圧縮方法を提案する
ものであり、その特徴とする点は互に隣接するアドレス
に記憶したパターン信号を各ビット対応で排他的論理和
を求めて一次変換し、この一次変換したパターン信号の
中で同一パターンが連続する部分をそのパターンと繰返
し回数を記憶し、圧縮処理する方法を採る点である。

この出願の第２発明では第１発明で提案したパターン
圧縮方法で求めた一次変換したパターン信号を記憶する
パターンメモリと、一次変換したパターン信号の中で同
一パターンが続く回数を記憶する回数メモリと、パター
ンメモリから読出される一次変換されたパターン信号の
各ビットの論理値が一方の入力端子に与えられ、他方の
入力端子にＤ型フリップフロップの出力が与えられ発生
すべきパターン信号を出力する排他的論理和回路と、こ
の排他的論理和回路から出力されるパターン信号をＤ型
フリップフロップのデータ入力端子に与える回路とによ
ってIC試験用パターン発生装置を構成したものである。

「作 用」 この出願の第１の発明によれば互に隣接するアドレス
に記憶されたパターン信号の排他的論理和を求めるから
異なるパターンが交互に繰返される場合に同一パターン
に変換される。このために一次変換されたパターン信号
の中で同一パターンが続く機会が多くなるためそれだけ
圧縮効果が高められる。

更にこの出願の第２発明によれば第１発明で提案した
パターン圧縮方法を採ることによってパターンメモリに
記憶しておくパターンの数を少なくすることができるパ
ターンメモリの使用量を少なくすることができる。また
パターン信号の転送量を少なくすることができることか
ら転送時間を短縮することができ、この結果ICの試験時
間も短かくすることができる利点が得られる。

「実施例」 第１図乃至第３図にこの出願の第１発明で提案するパ
ターン圧縮方法を示す。第１図は発生すべきパターン信
号を示す。

この出願の第１発明では発生すべきパターン信号の互
に隣接するアドレスに収納されているパターン信号の相
互の排他的論理和を求めて一次変換する。

一次変換を行なう場合、先頭のアドレス０の前にオー
ル０論理となるパターンP_Kを仮定し、このパターンP_Kと
アドレス０のパターンP₀との排他的論理和をとる。次に
アドレス０に収納したパターン信号P₀と、アドレス１に
収納される同じパターンのパターン信号P₀との排他的論
理和をとる。

以下同様にして互に隣接するアドレスに収納されたパ
ターン信号の排他的論理和を求め一次変換する。

第２図に一次変換したパターン信号を示す。このパタ
ーン信号の中でアドレス１と２に記憶したパターン信号
PP₁とPP₂が同一パターンとなり、アドレス４〜７に記憶
したパターンPP₄,PP₅,PP₆,PP₇が同一パターンとなる。

つまり第１図に示したアドレス3,5,6が同一パターンP
₁でその間にパターンP₂が交互に挿入されて二つのパタ
ーンP₁とP₂が繰返される。このようなとき排他的論理和
をとることによって同一パターンが得られる。

一次変換して得られたバターン信号PP₀〜PP₇の中で同
一パターンが連続する部分では第３図に示すようにその
パターンと繰返し回数を記憶する。従って第３図に示す
10はパターンメモリを示し、20は繰返し回数メモリを示
す。第２図に示した１次変換したパターン信号PP₀〜PP₇
は前処理の経過を示すだけで記憶には第３図に示す状態
でパターンメモリと繰返し回数メモリに記憶される。

第４図にこの出願の第２発明で提案するIC試験用パタ
ーン発生装置を示す。

第４図において、10は第３図で説明したパターンメモ
リ、20は繰返し回数メモリを示す。30は外部メモリを示
し、この外部メモリ30に第３図に示した予め圧縮変形し
たパターン信号と、同一パターンの繰返し回数を記憶す
る。

外部記憶装置30に記憶したパターン信号と繰返し回数
データはデータバスライン40を通じてパターンメモリ10
と繰返し回数メモリ20に転送される。

パターンメモリ10と繰返し回数メモリ20はアドレスカ
ウンタ41から与えられるアドレス信号によって読出アド
レスが規定される。

繰返し回数メモリ20から読出される繰返し回数データ
はダウンカウンタ42に取込まれる。ダウンカウンタ42は
クロックCLKの供給毎に１ずつ計数値が減少する。43は
ゼロ検出器を示す。このゼロ検出器はダウンカウンタ42
の計数値がゼロになったことを検出し、その検出信号に
よってアドレスカウンタ41の計数値を＋１加算し、パタ
ーンメモリ10と繰返し回数メモリ20のアドレスを＋１進
める。これと同時にダウンカウンタ42のロード端子LOAD
にロード信号を与え、繰返し回数メモリ20から読出され
た次のアドレスの繰返しデータをダウンカウンタ42に書
込む。従って繰返し回数が１のときはダウンカウンタ42
は次のクロックCLKが供給されると計数値がゼロとな
り、このゼロ値がゼロ検出器43で検出されてアドレスカ
ウンタ41と繰返し回数メモリ20のアドレスが＋１され
る。

このようにしてアドレスカウンタ41はゼロ検出器43が
ゼロを検出する毎に＋１ずつ歩進し、パターンメモリ10
と繰返し回数メモリ20の読出アドレスを歩進させる。

パターンメモリ10の読出出力は排他的論理和回路50の
一方の入力端子に与えられる。図ではパターンメモリ10
からパターンデータの中の１ビットを読出す構成を示し
ているが、実際はパターンメモリ10から読出されるパタ
ーン信号の全てのビットに対応して排他的論理和回路50
が設けられる。

また排他的論理和回路50にはＤ型フリップフロップ60
が設けられる。つまり各ビットの出力側に接続した排他
的論理和回路50の出力端子に回路51を通じてＤ型フリッ
プフロップのデータ出力端子Ｄを接続する。またＤ型フ
リップフロップ60の出力端子Ｑは排他的論理和回路50の
他方の入力端子に接続する。

上述の構成においてパターン発生の開始に先だってＤ
型フリップフロップ60にリセット信号を与え、Ｄ型フリ
ップフロップ60をリセットする。

このリセットによって第５図に示すようにパターン発
生の冒頭においてオールゼロの仮想パターンP_KがＤ型フ
リップフロップ60から排他的論理和回路50の一方の入力
端子に与えられる。

この状態でパターンメモリ10から第３図に示したアド
レス０のパターンを与え、このパターンとオール０のパ
ターンとの排他的論理和をとると、第５図にアドレス０
に示すパターンが生成される。このパターンは第１図に
示したアドレス０のパターンP₀に対応する。

Ｄ型フリップフロップ60は次のクロックが与えられる
と排他的論理和回路50から出力されているパターンP₀を
読込む。これと同時にパターンメモリ10のアドレス１か
ら次のパターンが与えられる。パターンメモリ10のアド
レス１に記憶したパターン第３図に示すようにオール０
のパターであるため排他的論理和回路50から先に出力し
たパターンと同一のパターンが出力される。

パターンメモリ10から読出されるオール０のパターン
は繰返し回数メモリ20に繰返し回数が２として記憶され
ているからパターンメモリ10はアドレスが１に停止した
ままＤ型フリップフロップ60は排他的論理和回路50の出
力パターンを読込む。

排他的論理和回路50の出力パターンは先に出力したパ
ターンと同じであるから次の出力ターンも同一パターン
P₀となる。

パターンメモリ10からオール０のパターンが２回出力
されると、次にパターンメモリ10からこのメモリ10のア
ドレス２に示すパターン（11010000）が読出される。

パターンメモリ10のアドレス２に記憶したパターンと
Ｄ型フリップフロップ60に収納したパターン（第５図ア
ドレス２に記憶したパターン）との排他的論理和をとる
と、第５図にアドレス３に示すパターン（01011000）が
得られる。

次のクロックのタイミングでＤ型フリップフロップ60
は排他的論理和回路50から出力されているパターン（01
011000）を読込む。よって排他的論理和回路50はパター
ンメモリ10のアドレス３に記憶したパターン（0100000
0）と先に出力したパターン（01011000）との排他的論
理和をとる。

この結果は第５図にアドレス４に示すパターン（0001
1000）が出力される。パターンメモリ10から出力される
パターンは４回繰返して出力される。この結果第５図に
アドレス4,5,6,7に示すパターンが生成される。

この第５図に示した出力パターンは第１図に示したパ
ターンと同一であり、発生したいパターンが生成された
ことになる。

「発明の効果」 以上説明したようにこの発明によれば互に隣接するア
ドレスに収納されたパターンの相互の排他的論理和をと
って一次変換し、その一次変換したパターンの中の同一
パターンを圧縮することにより、その圧縮量は一次変換
前に圧縮する場合と比較して大きい。つまりこの発明に
よるパターン圧縮方法によれば交互に同一パターンが繰
返される場合にはその一次変換パターンは同一パターン
となるから、高い圧縮効果が得られる。

よってこの圧縮方法を用いたパターン発生装置は小さ
い容量のパターンメモリによって構成することができる
利点が得られる。

【図面の簡単な説明】

第１図乃至第３図はこの発明のパターン圧縮方法を説明
するための図、第４図はこの発明のパターン発生装置の
実施例を説明するためのブロック図、第５図はこの発明
のパターン発生装置の動作を説明するための図、第６図
及び第７図は従来のパターン圧縮方法を説明するための
図である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】発生すべきテストパターン信号の互に隣接
   するアドレス相互のテストパターン信号の排他的論理和
   を求めて一次変換し、この一次変換したパターン信号を
   パターンメモリに記憶すると共に一次変換したパターン
   信号の連続する同一パターンの繰返し回数を繰返し回数
   メモリに記憶してパターン信号の数を圧縮するようにし
   たIC試験用パターン信号圧縮方法。
2. 【請求項２】A.発生すべきパターン信号の互に隣接する
   アドレス相互のテストパターン信号の排他的論理和を求
   めて一次変換し、この一次変換したパターンの中の同一
   パターンが連続する部分を圧縮処理したパターン信号を
   記憶するパターンメモリと、 B.一次変換したパターン信号の連続する同一パターンの
   繰返し数を記憶する繰返し回数メモリと、 Ｃ上記パターンメモリから続出される一次変換されて圧
   縮処理したパターン信号の各ビットの論理値が一方の入
   力端子に与えられ、他方の入力端子にＤ型フリップフロ
   ップの出力が与えられ、発生すべきパターン信号を出力
   する排他的論理和回路と、 Ｄ、この排他的論理和回路から出力されるパターン信号
   を上記Ｄ型フリップフロップのデータ入力端子に与える
   回路と、 によって構成したIC試験用パターン発生装置。