JP3340328B2 - 同期通信回路 - Google Patents
同期通信回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、２点間での大容量
多線路間同期通信を行うための同期通信回路、特に同期
通信回路を構成する複数の通信回路が出力するデータ間
の同期方法に関する。
多線路間同期通信を行うための同期通信回路、特に同期
通信回路を構成する複数の通信回路が出力するデータ間
の同期方法に関する。
【０００２】
【従来の技術】図５は、従来の同期通信回路を示したブ
ロック構成図である。同期通信回路は、パラレル入力デ
ータを取り込みシリアルデータに変換し同期コードを付
加して送出するデータ送信部１００−１〜１００−ｎ
と、各データ送信部１００−１〜１００−ｎから送られ
てくるシリアルデータをパラレルデータに変換するデー
タ受信部２００−１〜２００−ｎとをそれぞれ組にして
構成される通信回路をｎ段並設し、各通信回路を用いて
同期通信を行う。各データ送信部１００−１〜１００−
ｎには、パラレル入力データ（入力群）を取り込みシリ
アルデータに変換するパラレル−シリアル変換器１と、
シリアルデータに同期コードを付加して送出する同期コ
ード生成器２と、パラレル−シリアル変換器１及び同期
コード生成器２の制御を行う送信側タイミング生成回路
６と、がそれぞれ含まれている。一方、データ受信部２
００−１〜２００−ｎには、各同期コード生成器２から
送出されるシリアルデータから同期コードを検出する同
期コード検出器３と、受信したシリアルデータを格納す
るバッファメモリ４と、バッファメモリ４からシリアル
データを読み出しパラレルデータに変換するシリアル−
パラレル変換器５と、シリアルデータをバッファメモリ
４に格納するタイミングを生成する受信データ書込みタ
イミング生成回路７と、受信したシリアルデータをバッ
ファメモリ４からシリアル−パラレル変換器５を介して
読み出すタイミングを生成する受信データ読出しタイミ
ング生成回路８と、がそれぞれ含まれている。
ロック構成図である。同期通信回路は、パラレル入力デ
ータを取り込みシリアルデータに変換し同期コードを付
加して送出するデータ送信部１００−１〜１００−ｎ
と、各データ送信部１００−１〜１００−ｎから送られ
てくるシリアルデータをパラレルデータに変換するデー
タ受信部２００−１〜２００−ｎとをそれぞれ組にして
構成される通信回路をｎ段並設し、各通信回路を用いて
同期通信を行う。各データ送信部１００−１〜１００−
ｎには、パラレル入力データ（入力群）を取り込みシリ
アルデータに変換するパラレル−シリアル変換器１と、
シリアルデータに同期コードを付加して送出する同期コ
ード生成器２と、パラレル−シリアル変換器１及び同期
コード生成器２の制御を行う送信側タイミング生成回路
６と、がそれぞれ含まれている。一方、データ受信部２
００−１〜２００−ｎには、各同期コード生成器２から
送出されるシリアルデータから同期コードを検出する同
期コード検出器３と、受信したシリアルデータを格納す
るバッファメモリ４と、バッファメモリ４からシリアル
データを読み出しパラレルデータに変換するシリアル−
パラレル変換器５と、シリアルデータをバッファメモリ
４に格納するタイミングを生成する受信データ書込みタ
イミング生成回路７と、受信したシリアルデータをバッ
ファメモリ４からシリアル−パラレル変換器５を介して
読み出すタイミングを生成する受信データ読出しタイミ
ング生成回路８と、がそれぞれ含まれている。
【０００３】各データ送信部１００−１〜１００−ｎと
データ受信部２００−１〜２００−ｎとは、光ケーブル
等により接続されている。
データ受信部２００−１〜２００−ｎとは、光ケーブル
等により接続されている。
【０００４】次に、従来における動作について説明す
る。なお、並設された各通信回路は、それぞれ同様に動
作するので、データ送信部１００−１及びデータ受信部
２００−１から構成される通信回路で代表して説明す
る。
る。なお、並設された各通信回路は、それぞれ同様に動
作するので、データ送信部１００−１及びデータ受信部
２００−１から構成される通信回路で代表して説明す
る。
【０００５】データ送信部１００−１において、パラレ
ル−シリアル変換器１は、送信側タイミング生成回路６
が送出する送信タイミング信号に従いパラレルデータを
シリアルデータに変換し、同期コード生成器２に送出す
る。同期コード生成器２は、送信側タイミング生成回路
６が送出する送信タイミング信号に従いシリアルデータ
に同期コードを付加して送出する。
ル−シリアル変換器１は、送信側タイミング生成回路６
が送出する送信タイミング信号に従いパラレルデータを
シリアルデータに変換し、同期コード生成器２に送出す
る。同期コード生成器２は、送信側タイミング生成回路
６が送出する送信タイミング信号に従いシリアルデータ
に同期コードを付加して送出する。
【０００６】データ受信部２００−１において、同期コ
ード検出器３は、同期コード生成器２から送出されたシ
リアルデータを受信し、その中から同期コードを検出す
ると、受信データ書込みタイミング生成回路７へ同期認
識信号を出力する。受信データ書込みタイミング生成回
路７は、同期認識信号を受け取ると、シリアルデータ書
込み信号をバッファメモリ４へ出力する。このタイミン
グで、同期コード検出器３は、受信したシリアルデータ
をバッファメモリ４に格納する。バッファメモリ４にシ
リアルデータが書き込まれると、受信データ書込みタイ
ミング生成回路７は、受信データ読出しタイミング生成
回路８へ受信データ読込み許可信号を出力する。受信デ
ータ読出しタイミング生成回路８は、受信データ読込み
許可信号を受け取ると、受信データ読出しタイミング信
号をバッファメモリ４及びシリアル−パラレル変換器５
へ出力する。このタイミングで、シリアル−パラレル変
換器５は、バッファメモリ４からシリアルデータを読み
出し、パラレルデータに変換して外部へ出力する。
ード検出器３は、同期コード生成器２から送出されたシ
リアルデータを受信し、その中から同期コードを検出す
ると、受信データ書込みタイミング生成回路７へ同期認
識信号を出力する。受信データ書込みタイミング生成回
路７は、同期認識信号を受け取ると、シリアルデータ書
込み信号をバッファメモリ４へ出力する。このタイミン
グで、同期コード検出器３は、受信したシリアルデータ
をバッファメモリ４に格納する。バッファメモリ４にシ
リアルデータが書き込まれると、受信データ書込みタイ
ミング生成回路７は、受信データ読出しタイミング生成
回路８へ受信データ読込み許可信号を出力する。受信デ
ータ読出しタイミング生成回路８は、受信データ読込み
許可信号を受け取ると、受信データ読出しタイミング信
号をバッファメモリ４及びシリアル−パラレル変換器５
へ出力する。このタイミングで、シリアル−パラレル変
換器５は、バッファメモリ４からシリアルデータを読み
出し、パラレルデータに変換して外部へ出力する。
【０００７】このように、各通信回路においては、パラ
レルデータをシリアルデータに変換し、データ送信した
後更にパラレルデータに変換するようにして同期通信を
行う。そして、前述したように、他の通信回路において
も同様に同期通信が行われる。
レルデータをシリアルデータに変換し、データ送信した
後更にパラレルデータに変換するようにして同期通信を
行う。そして、前述したように、他の通信回路において
も同様に同期通信が行われる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
同期通信回路においては、各通信回路はそれぞれが固有
の同期タイミングで動作し、すなわち各通信回路間は非
同期に動作しているため、ｎ段の通信回路を含む同期通
信回路からのｎ個の出力は、必ずしも同期しないという
問題があった。
同期通信回路においては、各通信回路はそれぞれが固有
の同期タイミングで動作し、すなわち各通信回路間は非
同期に動作しているため、ｎ段の通信回路を含む同期通
信回路からのｎ個の出力は、必ずしも同期しないという
問題があった。
【０００９】また、各データ送信部及び各データ受信部
個々に同期を取るための手段を設けているため、通信回
路の増加に伴い回路規模も比例的に増大してしまう。
個々に同期を取るための手段を設けているため、通信回
路の増加に伴い回路規模も比例的に増大してしまう。
【００１０】更に、データ受信部において、受信したシ
リアルデータの一部が同期コードと一致する場合、それ
がデータの一部であるか同期コードであるかの判断を行
うためには、更にシリアルデータの受信を継続して行い
その内容を監視する必要があるため、出力が得られるま
でに時間を要するという問題があった。
リアルデータの一部が同期コードと一致する場合、それ
がデータの一部であるか同期コードであるかの判断を行
うためには、更にシリアルデータの受信を継続して行い
その内容を監視する必要があるため、出力が得られるま
でに時間を要するという問題があった。
【００１１】本発明は以上のような問題を解決するため
になされたものであり、その目的は、複数の通信回路か
らの出力を同期させるとともに回路規模を小さくできる
同期通信回路を提供することにある。
になされたものであり、その目的は、複数の通信回路か
らの出力を同期させるとともに回路規模を小さくできる
同期通信回路を提供することにある。
【００１２】更に、受信したシリアルデータの一部が同
期コードと一致する場合であっても同期した出力を迅速
かつ確実に得られる同期通信回路を提供することにあ
る。
期コードと一致する場合であっても同期した出力を迅速
かつ確実に得られる同期通信回路を提供することにあ
る。
【００１３】
【課題を解決するための手段】以上のような目的を達成
するために、本発明に係る同期通信回路は、パラレル入
力データを取り込みシリアルデータに変換し同期コード
を付加して送出するデータ送信手段と、前記各データ送
信手段から送られてきたシリアルデータをパラレルデー
タに変換するデータ受信手段とを含む通信回路を複数並
設した同期通信回路において、全ての前記データ送信手
段共通に設けられ、前記各データ送信手段間の同期を取
るための送出タイミング信号を前記各データ送信手段に
同時に送出する送信側同期手段と、全ての前記データ受
信手段共通に設けられ、前記各データ受信手段間の同期
を取るための受信データ読出しタイミング信号を前記各
データ受信手段に同時に送出する受信側同期手段とを有
し、前記各データ受信手段は、受信したシリアルデータ
に付加された同期コードを検出したときに同期認識信号
を出力する同期コード検出部と、シリアルデータ書込み
信号が入力されたタイミングで受信したシリアルデータ
を格納するバッファメモリと、受信データ読出しタイミ
ング信号が入力されたときに前記バッファメモリからシ
リアルデータを読み出しパラレルデータへの変換を行う
シリアル−パラレル変換部とを有し、前記受信側同期手
段は、所定数以上の前記同期コード検出部から同期認識
信号をほぼ同時に受け取ったときにこれらの同期認識信
号を有効とみなし、それ以外の時間に受けとった同期認
識信号を無効とみなし、前記バッファメモリに有効とみ
なした同期認識信号をシリアルデータ書込み信号として
各々のタイミングで出力する受信データ書込みタイミン
グ生成部と、前記各データ受信手段が有する前記バッフ
ァメモリ全てにシリアルデータが格納されたことを確認
した後に前記各データ受信手段が有する前記バッファメ
モリ及び前記シリアル−パラレル変換部それぞれへ受信
データ読出しタイミング信号を同時に出力する受信デー
タ読出しタイミング生成部とを有するものである。
するために、本発明に係る同期通信回路は、パラレル入
力データを取り込みシリアルデータに変換し同期コード
を付加して送出するデータ送信手段と、前記各データ送
信手段から送られてきたシリアルデータをパラレルデー
タに変換するデータ受信手段とを含む通信回路を複数並
設した同期通信回路において、全ての前記データ送信手
段共通に設けられ、前記各データ送信手段間の同期を取
るための送出タイミング信号を前記各データ送信手段に
同時に送出する送信側同期手段と、全ての前記データ受
信手段共通に設けられ、前記各データ受信手段間の同期
を取るための受信データ読出しタイミング信号を前記各
データ受信手段に同時に送出する受信側同期手段とを有
し、前記各データ受信手段は、受信したシリアルデータ
に付加された同期コードを検出したときに同期認識信号
を出力する同期コード検出部と、シリアルデータ書込み
信号が入力されたタイミングで受信したシリアルデータ
を格納するバッファメモリと、受信データ読出しタイミ
ング信号が入力されたときに前記バッファメモリからシ
リアルデータを読み出しパラレルデータへの変換を行う
シリアル−パラレル変換部とを有し、前記受信側同期手
段は、所定数以上の前記同期コード検出部から同期認識
信号をほぼ同時に受け取ったときにこれらの同期認識信
号を有効とみなし、それ以外の時間に受けとった同期認
識信号を無効とみなし、前記バッファメモリに有効とみ
なした同期認識信号をシリアルデータ書込み信号として
各々のタイミングで出力する受信データ書込みタイミン
グ生成部と、前記各データ受信手段が有する前記バッフ
ァメモリ全てにシリアルデータが格納されたことを確認
した後に前記各データ受信手段が有する前記バッファメ
モリ及び前記シリアル−パラレル変換部それぞれへ受信
データ読出しタイミング信号を同時に出力する受信デー
タ読出しタイミング生成部とを有するものである。
【００１４】
【００１５】
【００１６】
【００１７】また、他の発明に係る同期通信回路は、パ
ラレル入力データを取り込みシリアルデータに変換し同
期コードを付加して送出するデータ送信手段と、前記各
データ送信手段から送られてきたシリアルデータをパラ
レルデータに変換するデータ受信手段とを含む通信回路
を複数並設した同期通信回路において、全ての前記デー
タ送信手段共通に設けられ、前記各データ送信手段間の
同期を取るための送出タイミング信号を前記各データ送
信手段に同時に送出する送信側同期手段と、全ての前記
データ受信手段共通に設けられ、前記各データ受信手段
間の同期を取るための受信データ読出しタイミング信号
を前記各データ受信手段に同時に送出する受信側同期手
段とを有し、前記各データ受信手段は、受信したシリア
ルデータに付加された同期コードを検出したときに同期
認識信号を出力する同期コード検出部と、シリアルデー
タ書込み信号が入力されたタイミングで受信したシリア
ルデータを格納するバッファメモリと、受信データ読出
しタイミング信号が入力されたときに前記バッファメモ
リからシリアルデータを読み出しパラレルデータへの変
換を行うシリアル−パラレル変換部とを有し、前記受信
側同期手段は、前記同期コード検出部が出力する同期認
識信号の時間分布情報を作成する時間分布情報作成部
と、時間分布情報に基づき求めた１フレーム周期におい
て同期認識信号の入力数が最大となる時点を同期タイミ
ングとし、その同期タイミングで前記各データ受信手段
が有する前記バッファメモリにシリアルデータ書込み信
号を個別に出力する受信データ書込みタイミング生成部
と、前記各データ受信手段が有する前記バッファメモリ
全てにシリアルデータが格納されたことを確認した後に
前記各データ受信手段が有する前記バッファメモリ及び
前記シリアル−パラレル変換部それぞれへ受信データ読
出しタイミング信号を同時に出力する受信データ読出し
タイミング生成部とを有するものである。
ラレル入力データを取り込みシリアルデータに変換し同
期コードを付加して送出するデータ送信手段と、前記各
データ送信手段から送られてきたシリアルデータをパラ
レルデータに変換するデータ受信手段とを含む通信回路
を複数並設した同期通信回路において、全ての前記デー
タ送信手段共通に設けられ、前記各データ送信手段間の
同期を取るための送出タイミング信号を前記各データ送
信手段に同時に送出する送信側同期手段と、全ての前記
データ受信手段共通に設けられ、前記各データ受信手段
間の同期を取るための受信データ読出しタイミング信号
を前記各データ受信手段に同時に送出する受信側同期手
段とを有し、前記各データ受信手段は、受信したシリア
ルデータに付加された同期コードを検出したときに同期
認識信号を出力する同期コード検出部と、シリアルデー
タ書込み信号が入力されたタイミングで受信したシリア
ルデータを格納するバッファメモリと、受信データ読出
しタイミング信号が入力されたときに前記バッファメモ
リからシリアルデータを読み出しパラレルデータへの変
換を行うシリアル−パラレル変換部とを有し、前記受信
側同期手段は、前記同期コード検出部が出力する同期認
識信号の時間分布情報を作成する時間分布情報作成部
と、時間分布情報に基づき求めた１フレーム周期におい
て同期認識信号の入力数が最大となる時点を同期タイミ
ングとし、その同期タイミングで前記各データ受信手段
が有する前記バッファメモリにシリアルデータ書込み信
号を個別に出力する受信データ書込みタイミング生成部
と、前記各データ受信手段が有する前記バッファメモリ
全てにシリアルデータが格納されたことを確認した後に
前記各データ受信手段が有する前記バッファメモリ及び
前記シリアル−パラレル変換部それぞれへ受信データ読
出しタイミング信号を同時に出力する受信データ読出し
タイミング生成部とを有するものである。
【００１８】データ受信手段を以上のように構成するこ
とで、同期コードと実データとを誤認する可能性を減少
することができ、同期の安定及び受信データの出力まで
の時間の短縮を図ることが可能となる。
とで、同期コードと実データとを誤認する可能性を減少
することができ、同期の安定及び受信データの出力まで
の時間の短縮を図ることが可能となる。
【００１９】
【発明の実施の形態】以下、図面に基づいて、本発明の
好適な実施の形態について説明する。なお、従来例と同
様の要素には、同じ符号を付け説明を省略する。
好適な実施の形態について説明する。なお、従来例と同
様の要素には、同じ符号を付け説明を省略する。
【００２０】実施の形態１．図１は、本発明に係る同期
通信回路の第１の実施の形態を示したブロック構成図で
ある。図１において、送信側タイミング生成回路１６
は、全てのデータ送信部１０−１〜１０−ｎ共通の送信
側同期手段であり、全てのデータ送信部１０−１〜１０
−ｎに送出タイミング信号を同時に送出する。受信デー
タ読出しタイミング生成回路１８は、全てのデータ受信
部２０−１〜２０−ｎ共通の受信側同期手段であり、全
てのデータ受信部２０−１〜２０−ｎに変換処理開始タ
イミング信号として受信データ読出しタイミング信号を
同時に送出する。
通信回路の第１の実施の形態を示したブロック構成図で
ある。図１において、送信側タイミング生成回路１６
は、全てのデータ送信部１０−１〜１０−ｎ共通の送信
側同期手段であり、全てのデータ送信部１０−１〜１０
−ｎに送出タイミング信号を同時に送出する。受信デー
タ読出しタイミング生成回路１８は、全てのデータ受信
部２０−１〜２０−ｎ共通の受信側同期手段であり、全
てのデータ受信部２０−１〜２０−ｎに変換処理開始タ
イミング信号として受信データ読出しタイミング信号を
同時に送出する。
【００２１】本実施の形態において特徴的なことは、第
一にデータ送信部１０−１〜１０−ｎにおいて共通の送
信側タイミング生成回路１６を設けたことにより、全て
のデータ送信部１０−１〜１０−ｎの同期を取ることが
できるようにしたことである。これにより、各データ受
信部２０−１〜２０−ｎに同時にシリアルデータが送出
されることになるので、その結果、各データ受信部２０
−１〜２０−ｎは、出力するパラレルデータの同期を取
ることができるようになる。第二に、データ受信部２０
において共通の受信データ読出しタイミング生成回路１
８を設けたことである。これにより、各データ受信部２
０−１〜２０−ｎにおけるデータ送信部１０からのデー
タ受信タイミングがずれていたとしてもそのずれを立て
直すことができ、その結果、各データ受信部２０−１〜
２０−ｎから出力されるパラレルデータの同期を取るこ
とができるようになる。
一にデータ送信部１０−１〜１０−ｎにおいて共通の送
信側タイミング生成回路１６を設けたことにより、全て
のデータ送信部１０−１〜１０−ｎの同期を取ることが
できるようにしたことである。これにより、各データ受
信部２０−１〜２０−ｎに同時にシリアルデータが送出
されることになるので、その結果、各データ受信部２０
−１〜２０−ｎは、出力するパラレルデータの同期を取
ることができるようになる。第二に、データ受信部２０
において共通の受信データ読出しタイミング生成回路１
８を設けたことである。これにより、各データ受信部２
０−１〜２０−ｎにおけるデータ送信部１０からのデー
タ受信タイミングがずれていたとしてもそのずれを立て
直すことができ、その結果、各データ受信部２０−１〜
２０−ｎから出力されるパラレルデータの同期を取るこ
とができるようになる。
【００２２】次に、本実施の形態における動作について
説明する。
説明する。
【００２３】データ送信部１０−１におけるパラレル−
シリアル変換器１は、送信側タイミング生成回路１６が
送出する送信タイミング信号に従いパラレルデータをシ
リアルデータに変換し、同期コード生成器２に送出す
る。同期コード生成器２は、送信側タイミング生成回路
１６が送出する送信タイミング信号に従いシリアルデー
タに同期コードを付加して送出する。同様に、データ送
信部１０−ｎにおけるパラレル−シリアル変換器１は、
送信側タイミング生成回路１６が送出する送信タイミン
グ信号に従いパラレルデータをシリアルデータに変換
し、同期コード生成器２に送出する。同期コード生成器
２は、送信側タイミング生成回路１６が送出する送信タ
イミング信号に従いシリアルデータに同期コードを付加
して送出する。本実施の形態における送信側タイミング
生成回路１６は、各パラレル−シリアル変換器１に同時
に、また、各同期コード生成器２に同時に送信タイミン
グ信号を送出するので、各データ送信部１０−１〜１０
−ｎから送出されるシリアルデータは、同時に送出され
ることになる。
シリアル変換器１は、送信側タイミング生成回路１６が
送出する送信タイミング信号に従いパラレルデータをシ
リアルデータに変換し、同期コード生成器２に送出す
る。同期コード生成器２は、送信側タイミング生成回路
１６が送出する送信タイミング信号に従いシリアルデー
タに同期コードを付加して送出する。同様に、データ送
信部１０−ｎにおけるパラレル−シリアル変換器１は、
送信側タイミング生成回路１６が送出する送信タイミン
グ信号に従いパラレルデータをシリアルデータに変換
し、同期コード生成器２に送出する。同期コード生成器
２は、送信側タイミング生成回路１６が送出する送信タ
イミング信号に従いシリアルデータに同期コードを付加
して送出する。本実施の形態における送信側タイミング
生成回路１６は、各パラレル−シリアル変換器１に同時
に、また、各同期コード生成器２に同時に送信タイミン
グ信号を送出するので、各データ送信部１０−１〜１０
−ｎから送出されるシリアルデータは、同時に送出され
ることになる。
【００２４】一方、データ受信部２０−１〜２０−ｎに
おいて、シリアルデータをほぼ同時に受け取りその中に
同期コードを検出した同期コード検出器３は、各受信デ
ータ書込みタイミング生成回路７へ同期認識信号をそれ
ぞれ個々の受信タイミングに合せて出力することにな
る。各受信データ書込みタイミング生成回路７は、同期
認識信号を受け取ると、シリアルデータ書込み信号を各
バッファメモリ４へ出力する。このタイミングで、同期
コード検出器３は、受信したシリアルデータをバッファ
メモリ４に格納する。バッファメモリ４にシリアルデー
タが書き込まれると、各受信データ書込みタイミング生
成回路７は、受信データ読出しタイミング生成回路１８
へ受信データ読出し許可信号を出力する。受信データ読
出しタイミング生成回路１８は、ｎ段全ての受信データ
書込みタイミング生成回路７から受信データ読込み許可
信号を受け取ったことを確認すると、各データ受信部２
０−１〜２０−ｎが有するバッファメモリ４及びシリア
ル−パラレル変換器５へ受信データ読出しタイミング信
号を出力する。このタイミングで、各シリアル−パラレ
ル変換器５は、バッファメモリ４からシリアルデータを
読み出し、パラレルデータに変換して外部へ出力する。
おいて、シリアルデータをほぼ同時に受け取りその中に
同期コードを検出した同期コード検出器３は、各受信デ
ータ書込みタイミング生成回路７へ同期認識信号をそれ
ぞれ個々の受信タイミングに合せて出力することにな
る。各受信データ書込みタイミング生成回路７は、同期
認識信号を受け取ると、シリアルデータ書込み信号を各
バッファメモリ４へ出力する。このタイミングで、同期
コード検出器３は、受信したシリアルデータをバッファ
メモリ４に格納する。バッファメモリ４にシリアルデー
タが書き込まれると、各受信データ書込みタイミング生
成回路７は、受信データ読出しタイミング生成回路１８
へ受信データ読出し許可信号を出力する。受信データ読
出しタイミング生成回路１８は、ｎ段全ての受信データ
書込みタイミング生成回路７から受信データ読込み許可
信号を受け取ったことを確認すると、各データ受信部２
０−１〜２０−ｎが有するバッファメモリ４及びシリア
ル−パラレル変換器５へ受信データ読出しタイミング信
号を出力する。このタイミングで、各シリアル−パラレ
ル変換器５は、バッファメモリ４からシリアルデータを
読み出し、パラレルデータに変換して外部へ出力する。
【００２５】以上のようにして、本実施の形態によれ
ば、データ送信側に共通の同期手段を設けたことによ
り、各通信回路から送出されるパラレルデータを同期さ
せて外部へ出力することができる。
ば、データ送信側に共通の同期手段を設けたことによ
り、各通信回路から送出されるパラレルデータを同期さ
せて外部へ出力することができる。
【００２６】ところで、各データ送信部１０−１〜１０
−ｎから送出されるシリアルデータは、前述したように
同時に送出されるので、理論上各データ受信部２０−１
〜２０−ｎには同時に受信されることになるが、実際に
は各通信回路におけるデータ送信部とデータ受信部とを
接続する光ケーブル等通信線の品質、温度変化、通信線
長のばらつき等によりデータ受信部２０−１〜２０−ｎ
に必ずしも同時に到達するとは限らない。そこで、本実
施の形態においては、データ受信側にも共通の同期手段
を設け、データ送信側からシリアルデータを受信するタ
イミングが多少ばらついていたとしてもデータ受信側で
改めて同期を取れるようにしたので、各通信回路から送
出されるパラレルデータを同期させて外部へ出力するこ
とができる。
−ｎから送出されるシリアルデータは、前述したように
同時に送出されるので、理論上各データ受信部２０−１
〜２０−ｎには同時に受信されることになるが、実際に
は各通信回路におけるデータ送信部とデータ受信部とを
接続する光ケーブル等通信線の品質、温度変化、通信線
長のばらつき等によりデータ受信部２０−１〜２０−ｎ
に必ずしも同時に到達するとは限らない。そこで、本実
施の形態においては、データ受信側にも共通の同期手段
を設け、データ送信側からシリアルデータを受信するタ
イミングが多少ばらついていたとしてもデータ受信側で
改めて同期を取れるようにしたので、各通信回路から送
出されるパラレルデータを同期させて外部へ出力するこ
とができる。
【００２７】なお、データ送信部１０−１〜１０−ｎか
らシリアルデータが同期して送出されるということは、
データ受信部２０−１〜２０−ｎにおいて受信し各バッ
ファメモリ４に格納するタイミングにもそれほどずれが
生じないということである。もし、同期にずれが生じて
いる場合、先にシリアルデータを受信したデータ受信部
は、他のデータ受信部がシリアルデータを受信し終わる
までの間、次のシリアルデータの受信を開始している。
すなわち、同期がずれることによりシリアルデータを格
納するバッファメモリ４の容量を余分に持っておかなけ
ればならない。本実施の形態においては、前述したよう
に同期させてデータ送信部１０−１〜１０−ｎからシリ
アルデータを送出するようにしたので、各バッファメモ
リ４の容量を最小限に抑えることができる。
らシリアルデータが同期して送出されるということは、
データ受信部２０−１〜２０−ｎにおいて受信し各バッ
ファメモリ４に格納するタイミングにもそれほどずれが
生じないということである。もし、同期にずれが生じて
いる場合、先にシリアルデータを受信したデータ受信部
は、他のデータ受信部がシリアルデータを受信し終わる
までの間、次のシリアルデータの受信を開始している。
すなわち、同期がずれることによりシリアルデータを格
納するバッファメモリ４の容量を余分に持っておかなけ
ればならない。本実施の形態においては、前述したよう
に同期させてデータ送信部１０−１〜１０−ｎからシリ
アルデータを送出するようにしたので、各バッファメモ
リ４の容量を最小限に抑えることができる。
【００２８】実施の形態２．図２は、本発明に係る同期
通信回路の第２の実施の形態を示したブロック構成図で
ある。図２において、受信データ書込みタイミング生成
回路１７は、全てのデータ受信部２１−１〜２１−ｎ共
通の受信側同期判定手段であり、全てのデータ受信部２
１−１〜２１−ｎに変換処理開始タイミング信号として
受信データ書込みタイミング信号を個々の受信タイミン
グに合せて送出する。本実施の形態は、受信データ読出
しタイミング生成回路１８のみを受信側同期手段とした
実施の形態１に対して更に受信データ書込みタイミング
生成回路１７をも共通の同期手段として構成している。
通信回路の第２の実施の形態を示したブロック構成図で
ある。図２において、受信データ書込みタイミング生成
回路１７は、全てのデータ受信部２１−１〜２１−ｎ共
通の受信側同期判定手段であり、全てのデータ受信部２
１−１〜２１−ｎに変換処理開始タイミング信号として
受信データ書込みタイミング信号を個々の受信タイミン
グに合せて送出する。本実施の形態は、受信データ読出
しタイミング生成回路１８のみを受信側同期手段とした
実施の形態１に対して更に受信データ書込みタイミング
生成回路１７をも共通の同期手段として構成している。
【００２９】次に、本実施の形態における動作について
説明する。なお、各データ送信部１０−１〜１０−ｎか
ら送出されるシリアルデータは、同期して送出されるま
での動作は、上記実施の形態１と同じなので、この後の
データ受信部２１−１〜２１−ｎにおける動作から説明
する。
説明する。なお、各データ送信部１０−１〜１０−ｎか
ら送出されるシリアルデータは、同期して送出されるま
での動作は、上記実施の形態１と同じなので、この後の
データ受信部２１−１〜２１−ｎにおける動作から説明
する。
【００３０】データ受信部２１−１〜２１−ｎにおける
各同期コード検出器３は、シリアルデータを受け取りそ
の中に同期コードを検出すると、受信データ書込みタイ
ミング生成回路１７へ同期認識信号を出力する。受信デ
ータ書込みタイミング生成回路１７は、ｎ段全てのデー
タ受信部２１−１〜２１−ｎ中所定数以上の同期認識信
号を同時に入力されたときのみ同期が取れたと判断し、
シリアルデータ書込み信号を各データ受信部２１−１〜
２１−ｎが有するバッファメモリ４全てに出力する。こ
のタイミングで、同期コード検出器３は、受信したシリ
アルデータをバッファメモリ４に格納する。
各同期コード検出器３は、シリアルデータを受け取りそ
の中に同期コードを検出すると、受信データ書込みタイ
ミング生成回路１７へ同期認識信号を出力する。受信デ
ータ書込みタイミング生成回路１７は、ｎ段全てのデー
タ受信部２１−１〜２１−ｎ中所定数以上の同期認識信
号を同時に入力されたときのみ同期が取れたと判断し、
シリアルデータ書込み信号を各データ受信部２１−１〜
２１−ｎが有するバッファメモリ４全てに出力する。こ
のタイミングで、同期コード検出器３は、受信したシリ
アルデータをバッファメモリ４に格納する。
【００３１】ところで、本実施の形態においては、所定
数以上の同期認識信号を同時に入力されたときに全ての
データ受信部２１−１〜２１−ｎにおいて同期が取れて
いると判断して処理を進めている。これは、次の理由に
よる。すなわち、受信した実データが同期コードと一致
する場合、受信データが実データであるか同期コードで
あるかの判断を行うためには、更にデータ受信を継続し
なければならなかったため、このようなデータを受信し
たデータ受信部は同期認識信号を出力することはできな
い。しかし、所定数以上の他のデータ受信部において同
期コードを検出したということは、上記受信データは実
データではなく同期コードである可能性が極めて高いと
言える。従って、本実施の形態では、このような場合、
上記受信データは同期コードであり、同期認識信号を出
力しなかったデータ受信部も同期していると判断して処
理を進めている。なお、判断基準となる所定数には回路
の性能等を考慮して適当な値を設定する。
数以上の同期認識信号を同時に入力されたときに全ての
データ受信部２１−１〜２１−ｎにおいて同期が取れて
いると判断して処理を進めている。これは、次の理由に
よる。すなわち、受信した実データが同期コードと一致
する場合、受信データが実データであるか同期コードで
あるかの判断を行うためには、更にデータ受信を継続し
なければならなかったため、このようなデータを受信し
たデータ受信部は同期認識信号を出力することはできな
い。しかし、所定数以上の他のデータ受信部において同
期コードを検出したということは、上記受信データは実
データではなく同期コードである可能性が極めて高いと
言える。従って、本実施の形態では、このような場合、
上記受信データは同期コードであり、同期認識信号を出
力しなかったデータ受信部も同期していると判断して処
理を進めている。なお、判断基準となる所定数には回路
の性能等を考慮して適当な値を設定する。
【００３２】バッファメモリ４にシリアルデータが書き
込まれると、受信データ書込みタイミング生成回路１７
は、受信データ読出しタイミング生成回路１８へ受信デ
ータ書込み許可信号を出力する。受信データ読出しタイ
ミング生成回路１８は、受信データ書込みタイミング生
成回路１７から受信データ書込み許可信号を受け取った
ことを確認すると、各データ受信部２１−１〜２１−ｎ
が有するバッファメモリ４及びシリアル−パラレル変換
器５へ受信データ読出しタイミング信号を出力する。こ
のタイミングで、各シリアル−パラレル変換器５は、バ
ッファメモリ４からシリアルデータを読み出し、パラレ
ルデータに変換して外部へ出力する。
込まれると、受信データ書込みタイミング生成回路１７
は、受信データ読出しタイミング生成回路１８へ受信デ
ータ書込み許可信号を出力する。受信データ読出しタイ
ミング生成回路１８は、受信データ書込みタイミング生
成回路１７から受信データ書込み許可信号を受け取った
ことを確認すると、各データ受信部２１−１〜２１−ｎ
が有するバッファメモリ４及びシリアル−パラレル変換
器５へ受信データ読出しタイミング信号を出力する。こ
のタイミングで、各シリアル−パラレル変換器５は、バ
ッファメモリ４からシリアルデータを読み出し、パラレ
ルデータに変換して外部へ出力する。
【００３３】以上のようにして、本実施の形態によれ
ば、データ送信側に共通の同期手段を設けたことによ
り、各通信回路から送出されるパラレルデータを同期さ
せて外部へ出力することができる。また、データ受信側
にも共通の同期手段を設け、データ送信側からシリアル
データを受信するタイミングが多少ばらついていたとし
てもデータ受信側で改めて同期を取れるようにしたの
で、各通信回路から送出されるパラレルデータを同期さ
せて外部へ出力することができる。
ば、データ送信側に共通の同期手段を設けたことによ
り、各通信回路から送出されるパラレルデータを同期さ
せて外部へ出力することができる。また、データ受信側
にも共通の同期手段を設け、データ送信側からシリアル
データを受信するタイミングが多少ばらついていたとし
てもデータ受信側で改めて同期を取れるようにしたの
で、各通信回路から送出されるパラレルデータを同期さ
せて外部へ出力することができる。
【００３４】更に、所定数以上の同期認識信号が同時に
出力されたときに全てのデータ受信部２１−１〜２１−
ｎにおいて同期が取れているものと判断することができ
るので、同期コードを実データと誤認する確率が減少
し、また、同期の安定及び受信データの出力までの時間
の短縮を図ることができる。
出力されたときに全てのデータ受信部２１−１〜２１−
ｎにおいて同期が取れているものと判断することができ
るので、同期コードを実データと誤認する確率が減少
し、また、同期の安定及び受信データの出力までの時間
の短縮を図ることができる。
【００３５】実施の形態３．図３は、本発明に係る同期
通信回路の第３の実施の形態を示したブロック構成図で
ある。図３において、同期時間予測回路１９は、同期コ
ード検出部が出力する同期認識信号の時間分布情報を作
成する時間分布情報作成部として設けられている。ま
た、本実施の形態における受信データ書込みタイミング
生成回路２７は、時間分布情報に基づいて同期タイミン
グを検出し、その同期タイミングで各データ受信部２１
−１〜２１−ｎ有するバッファメモリ４全てにシリアル
データ書込み信号を個別に出力する。
通信回路の第３の実施の形態を示したブロック構成図で
ある。図３において、同期時間予測回路１９は、同期コ
ード検出部が出力する同期認識信号の時間分布情報を作
成する時間分布情報作成部として設けられている。ま
た、本実施の形態における受信データ書込みタイミング
生成回路２７は、時間分布情報に基づいて同期タイミン
グを検出し、その同期タイミングで各データ受信部２１
−１〜２１−ｎ有するバッファメモリ４全てにシリアル
データ書込み信号を個別に出力する。
【００３６】次に、本実施の形態における動作について
説明する。なお、各データ送信部１０−１〜１０−ｎか
ら送出されるシリアルデータは、同期して送出されるま
での動作は、上記実施の形態１と同じなので、この後の
データ受信部２１−１〜２１−ｎにおける動作から説明
する。
説明する。なお、各データ送信部１０−１〜１０−ｎか
ら送出されるシリアルデータは、同期して送出されるま
での動作は、上記実施の形態１と同じなので、この後の
データ受信部２１−１〜２１−ｎにおける動作から説明
する。
【００３７】データ受信部２１−１〜２１−ｎにおける
各同期コード検出器３は、シリアルデータを受け取りそ
の中に同期コードを検出すると、同期認識信号を受信デ
ータ書込みタイミング生成回路２７及び同期時間予測回
路１９へ出力する。同期時間予測回路１９は、入力され
た同期認識信号の数を時間毎に集計することで時間分布
情報を作成する。この時間分布情報をグラフ表示したも
のを図４に示す。受信データ書込みタイミング生成回路
２７は、同期時間予測回路１９から送られてくる時間分
布情報を参照して、１フレーム周期において同期認識信
号の入力数が最大となる時点を検出し、その時点を同期
タイミングとする。すなわち、この時点に同期コードを
検出したデータ受信部が最も多いので、各データ送信部
１０−１〜１０−ｎは、この時点で同期していると判断
する。そして、その他の時点で同期認識信号を出力した
同期コード検出器３は、同期コードではなくて同期コー
ドと同じ内容の実データを検出したものと判断する。
各同期コード検出器３は、シリアルデータを受け取りそ
の中に同期コードを検出すると、同期認識信号を受信デ
ータ書込みタイミング生成回路２７及び同期時間予測回
路１９へ出力する。同期時間予測回路１９は、入力され
た同期認識信号の数を時間毎に集計することで時間分布
情報を作成する。この時間分布情報をグラフ表示したも
のを図４に示す。受信データ書込みタイミング生成回路
２７は、同期時間予測回路１９から送られてくる時間分
布情報を参照して、１フレーム周期において同期認識信
号の入力数が最大となる時点を検出し、その時点を同期
タイミングとする。すなわち、この時点に同期コードを
検出したデータ受信部が最も多いので、各データ送信部
１０−１〜１０−ｎは、この時点で同期していると判断
する。そして、その他の時点で同期認識信号を出力した
同期コード検出器３は、同期コードではなくて同期コー
ドと同じ内容の実データを検出したものと判断する。
【００３８】受信データ書込みタイミング生成回路２７
は、このようにして同期タイミングを検出すると、この
タイミングでシリアルデータ書込み信号を各データ受信
部２１−１〜２１−ｎが有するバッファメモリ４全てに
出力する。そして、このタイミングで、同期コード検出
器３は、受信したシリアルデータをバッファメモリ４に
格納する。この後の動作については、上記実施の形態２
と同様なので説明を省略する。
は、このようにして同期タイミングを検出すると、この
タイミングでシリアルデータ書込み信号を各データ受信
部２１−１〜２１−ｎが有するバッファメモリ４全てに
出力する。そして、このタイミングで、同期コード検出
器３は、受信したシリアルデータをバッファメモリ４に
格納する。この後の動作については、上記実施の形態２
と同様なので説明を省略する。
【００３９】以上のように、本実施の形態によれば、上
記各実施の形態と同様に各通信回路から送出されるパラ
レルデータを同期させて外部へ出力することができる。
特に本実施の形態においては、同期時間予測回路１９を
設け、出力される同期認識信号を監視し、時間分布情報
を作成するようにした。通常、同期コードを検出してか
ら次の同期コードを検出する時間間隔は一定であるた
め、いったん同期コードを検出すると、以降の同期時間
を予測することができるとともに実データを同期コード
と誤認することがなくなる。これにより、安定した同期
を取ることができ、受信データの出力までの時間の短縮
を図ることができる。
記各実施の形態と同様に各通信回路から送出されるパラ
レルデータを同期させて外部へ出力することができる。
特に本実施の形態においては、同期時間予測回路１９を
設け、出力される同期認識信号を監視し、時間分布情報
を作成するようにした。通常、同期コードを検出してか
ら次の同期コードを検出する時間間隔は一定であるた
め、いったん同期コードを検出すると、以降の同期時間
を予測することができるとともに実データを同期コード
と誤認することがなくなる。これにより、安定した同期
を取ることができ、受信データの出力までの時間の短縮
を図ることができる。
【００４０】
【発明の効果】本発明によれば、データ送信側に共通の
同期手段を設けたことにより、全てのデータ送信手段か
らシリアルデータを同時に送出することが可能となる。
これにより、各通信回路から送出されるパラレルデータ
を同期させて外部へ出力することができる。また、同期
手段を共通化したことで回路規模を小さくすることがで
きる。
同期手段を設けたことにより、全てのデータ送信手段か
らシリアルデータを同時に送出することが可能となる。
これにより、各通信回路から送出されるパラレルデータ
を同期させて外部へ出力することができる。また、同期
手段を共通化したことで回路規模を小さくすることがで
きる。
【００４１】また、データ受信側に共通の同期手段を設
けたことにより、データ送信側からシリアルデータを受
信するタイミングが多少ばらついていたとしてもデータ
受信側で改めて同期を取ることが可能となる。これによ
り、各通信回路から送出されるパラレルデータを同期さ
せて外部へ出力することができる。また、同期手段を共
通化したことで回路規模を小さくすることができる。
けたことにより、データ送信側からシリアルデータを受
信するタイミングが多少ばらついていたとしてもデータ
受信側で改めて同期を取ることが可能となる。これによ
り、各通信回路から送出されるパラレルデータを同期さ
せて外部へ出力することができる。また、同期手段を共
通化したことで回路規模を小さくすることができる。
【００４２】また、所定数以上の同期認識信号を同期コ
ード検出部から同時に入力されたときに全てのデータ受
信部において同期が取れているものと判断するようにし
たので、同期コードを実データと誤認する確率が減少
し、また、同期の安定及び受信データの出力までの時間
の短縮を図ることが可能となる。
ード検出部から同時に入力されたときに全てのデータ受
信部において同期が取れているものと判断するようにし
たので、同期コードを実データと誤認する確率が減少
し、また、同期の安定及び受信データの出力までの時間
の短縮を図ることが可能となる。
【００４３】また、同期コードを検出したときに同期コ
ード検出部が出力する同期認識信号の時間分布を取るよ
うにしたので、以降における同期のタイミングを確実に
得ることができる。これにより、実データを同期コード
と誤認することがなくなり、また、安定した同期を取る
ことができるとともに受信データの出力までの時間の短
縮を図ることができる。
ード検出部が出力する同期認識信号の時間分布を取るよ
うにしたので、以降における同期のタイミングを確実に
得ることができる。これにより、実データを同期コード
と誤認することがなくなり、また、安定した同期を取る
ことができるとともに受信データの出力までの時間の短
縮を図ることができる。
【図１】 本発明に係る同期通信回路の第１の実施の形
態を示したブロック構成図である。
態を示したブロック構成図である。
【図２】 本発明に係る同期通信回路の第２の実施の形
態を示したブロック構成図である。
態を示したブロック構成図である。
【図３】 本発明に係る同期通信回路の第３の実施の形
態を示したブロック構成図である。
態を示したブロック構成図である。
【図４】 第３の実施の形態において同期時間予測回路
が作成する時間分布情報をグラフ表示したときの図であ
る。
が作成する時間分布情報をグラフ表示したときの図であ
る。
【図５】 従来の同期通信回路を示したブロック構成図
である。
である。
１ パラレル−シリアル変換器、２ 同期コード生成
器、３ 同期コード検出器、４ バッファメモリ、５
シリアル−パラレル変換器、６，１６ 送信側タイミン
グ生成回路、７，１７，２７ 受信データ書込みタイミ
ング生成回路、８，１８ 受信データ読出しタイミング
生成回路、１０−１〜１０−ｎ データ送信部、１９
同期時間予測回路、２０−１〜２０−ｎ，２１−１〜２
１−ｎ データ受信部。
器、３ 同期コード検出器、４ バッファメモリ、５
シリアル−パラレル変換器、６，１６ 送信側タイミン
グ生成回路、７，１７，２７ 受信データ書込みタイミ
ング生成回路、８，１８ 受信データ読出しタイミング
生成回路、１０−１〜１０−ｎ データ送信部、１９
同期時間予測回路、２０−１〜２０−ｎ，２１−１〜２
１−ｎ データ受信部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−157827（ＪＰ，Ａ) 特開 昭63−86630（ＪＰ，Ａ) 特開 平６−188853（ＪＰ，Ａ) 特開 平１−188049（ＪＰ，Ａ) 特開 平７−226730（ＪＰ，Ａ) 特開 平８−172432（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/08 H04L 7/00
Claims (2)
- 【請求項１】 パラレル入力データを取り込みシリアル
データに変換し同期コードを付加して送出するデータ送
信手段と、 前記各データ送信手段から送られてきたシリアルデータ
をパラレルデータに変換するデータ受信手段と、 を含む通信回路を複数並設した同期通信回路において、 全ての前記データ送信手段共通に設けられ、前記各デー
タ送信手段間の同期を取るための送出タイミング信号を
前記各データ送信手段に同時に送出する送信側同期手段
と、 全ての前記データ受信手段共通に設けられ、前記各デー
タ受信手段間の同期を取るための受信データ読出しタイ
ミング信号を前記各データ受信手段に同時に送出する受
信側同期手段と、 を有し、 前記各データ受信手段は、 受信したシリアルデータに付加された同期コードを検出
したときに同期認識信号を出力する同期コード検出部
と、 シリアルデータ書込み信号が入力されたタイミングで受
信したシリアルデータを格納するバッファメモリと、 受信データ読出しタイミング信号が入力されたときに前
記バッファメモリからシリアルデータを読み出しパラレ
ルデータへの変換を行うシリアル−パラレル変換部と、 を有し、 前記受信側同期手段は、 所定数以上の前記同期コード検出部から同期認識信号を
ほぼ同時に受け取ったときにこれらの同期認識信号を有
効とみなし、それ以外の時間に受けとった同期認識信号
を無効とみなし、前記バッファメモリに有効とみなした
同期認識信号をシリアルデータ書込み信号として各々の
タイミングで出力する受信データ書込みタイミング生成
部と、 前記各データ受信手段が有する前記バッファメモリ全て
にシリアルデータが格納されたことを確認した後に前記
各データ受信手段が有する前記バッファメモリ及び前記
シリアル−パラレル変換部それぞれへ受信データ読出し
タイミング信号を同時に出力する受信データ読出しタイ
ミング生成部と、 を有することを特徴とする同期通信回路。 - 【請求項２】 パラレル入力データを取り込みシリアル
データに変換し同期コードを付加して送出するデータ送
信手段と、 前記各データ送信手段から送られてきたシリアルデータ
をパラレルデータに変換するデータ受信手段と、 を含む通信回路を複数並設した同期通信回路において、 全ての前記データ送信手段共通に設けられ、前記各デー
タ送信手段間の同期を取るための送出タイミング信号を
前記各データ送信手段に同時に送出する送信側同期手段
と、 全ての前記データ受信手段共通に設けられ、前記各デー
タ受信手段間の同期を取るための受信データ読出しタイ
ミング信号を前記各データ受信手段に同時に送出する受
信側同期手段と、 を有し、 前記各データ受信手段は、 受信したシリアルデータに付加された同期コードを検出
したときに同期認識信号を出力する同期コード検出部
と、 シリアルデータ書込み信号が入力されたタイミングで受
信したシリアルデータを格納するバッファメモリと、 受信データ読出しタイミング信号が入力されたときに前
記バッファメモリからシリアルデータを読み出しパラレ
ルデータへの変換を行うシリアル−パラレル変換部と、 を有し、 前記受信側同期手段は、 前記同期コード検出部が出力する同期認識信号の時間分
布情報を作成する時間分布情報作成部と、 時間分布情報に基づき求めた１フレーム周期において同
期認識信号の入力数が 最大となる時点を同期タイミング
とし、その同期タイミングで前記各データ受信手段が有
する前記バッファメモリにシリアルデータ書込み信号を
個別に出力する受信データ書込みタイミング生成部と、 前記各データ受信手段が有する前記バッファメモリ全て
にシリアルデータが格納されたことを確認した後に前記
各データ受信手段が有する前記バッファメモリ及び前記
シリアル−パラレル変換部それぞれへ受信データ読出し
タイミング信号を同時に出力する受信データ読出しタイ
ミング生成部と、 を有することを特徴とする請求項２記載の同期通信回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26391696A JP3340328B2 (ja) | 1996-10-04 | 1996-10-04 | 同期通信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26391696A JP3340328B2 (ja) | 1996-10-04 | 1996-10-04 | 同期通信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10112706A JPH10112706A (ja) | 1998-04-28 |
| JP3340328B2 true JP3340328B2 (ja) | 2002-11-05 |
Family
ID=17396056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26391696A Expired - Fee Related JP3340328B2 (ja) | 1996-10-04 | 1996-10-04 | 同期通信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3340328B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5100489B2 (ja) * | 2008-04-28 | 2012-12-19 | キヤノン株式会社 | 撮像装置及び当該装置における信号処理方法 |
| JP4987957B2 (ja) | 2009-12-25 | 2012-08-01 | 株式会社東芝 | ヘッド分離型撮像装置、その制御ユニット、および信号処理方法 |
-
1996
- 1996-10-04 JP JP26391696A patent/JP3340328B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10112706A (ja) | 1998-04-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |