KR100239055B1 - 디지털 신호 처리 제어 장치 - Google Patents

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Abstract

본 발명은 디지털 신호 처리부의 병렬 포트 및 듀얼 포트 램(Dual Port Random Access Memory : 이하 DPRAM라 약칭함)을 이용하여 고속의 연산 처리 효율을 증대시키에 적합한 디지털 신호 처리 제어 장치에 관한 것으로서, 종래의 기술에 있어서는 직렬 포트의 입/출력 포트를 가지고 직렬로 입력되는 펄스 부호 변조 데이터(122)를 디지털 신호 처리부(120)의 직렬 입출력 포트로 입력하여 이를 인터럽트로 인식하여 처리하므로 펄스 부호 변조 데이터가 입력될 때 마다 인터럽트가 발생하였으며, 다음의 펄스 부호 변조 데이터가 입력되기 전에 직렬로 입력된 데이터에 대한 신호 처리를 완료하여야 하며, 현재 입력된 펄스 부호 변조 데이터에 대한 채널 정보를 외부에서 구현하여야 하는 결점이 있었으나, 본 발명에서는 디지털 신호 처리부(330)가 DPRAM(320)을 읽을 때 펄스 부호 변조 데이터를 읽어 펄스 부호 변조 데이터 채널 정보를 펌웨어(Firmware)를 이용하여 제어할수 있으며, 펄스 부호 변조 데이터(4c)가 DPRAM(320)에 채널별로 각각 저장되어 있으므로 임의의 시간에 펄스 부호 변조 데이터(4c)를 읽을 수 있고, 서브하이웨이 정합부(300)에서 데이터를 DPRAM(320)에서 한 번의 인터럽트 발생 후 펄스 부호 변조 데이터를 인터럽트 대기 시간 없이 처리함으로서, 상술한 결점을 개선시킬수 있는 것이다.

Description

디지털 신호 처리 제어 장치
본 발명은 디지털 신호 처리 제어 장치에 관한 것으로서, 특히, 디지털 신호 처리부의 병렬 포트 및 듀얼 포트 램(Dual Port Random Access Memory : 이하 DPRAM라 약칭함)을 이용하여 고속의 연산 처리 효율을 증대시키기 위한 디지털 신호 처리 제어 장치에 관한 것이다.
도 1 내지 도 2를 참조하여 종래의 기술에 대하여 살펴보면, 도 1은 디지털 신호를 연산 처리하기 위한 블록도로서, 직렬 포트의 입/출력 포트를 가지고 직렬로 입력되는 펄스 부호 변조(Pulse Code Modulation ; PCM) 데이터를 디지털 신호 처리부(120, 130)의 직렬 입출력 포트로 입력하여 이를 인터럽트로 인식하여 처리하였다. 따라서, 8 비트의 펄스 부호 변조 데이터가 입력될 때마다 인터럽트가 발생하도록하며, 또한, 현재 입력된 펄스 부호 변조 데이터에 대한 채널 정보 즉, 입력된 펄스 변조 데이터가 몇번째 채널의 펄스 변조 데이터인가에 대한 정보를 채널 정보 신호 발생 회로(140)에서 하드웨어적으로 구현하였다.
디지털 신호 처리부(120, 130) 와 CPU(100) 사이의 신호의 전송을 위하여 쓰이는 통신 메모리(110)는 응용 주문형 직접회로(ASIC : Application Specific Intergrated Circuit)을 사용하여 검출된 디지트 정보(112, 116)를 디지털 신호 처리부(120, 130)에서 수신하여 저장하며, 상위 프로세서로부터 수신한 채널 수신 모드 정보를 디지털 신호 처리부(120, 130)로 전송하며, 디지털 신호 처리부는 CPU(100)로부터 수신한 채널 수신 모드 정보에 따라 서브 하이웨이(미도시됨)로부터 수신되는 직렬의 펄스 부호 변조 데이터를 처리하여 검출된 디지트 정보를 CPU(100)로 통보한다.
채널 동작 모드 정보(114, 118)를 수신한 디지털 신호 처리부(120, 130)는 해당 채널의 직렬 펄스 부호 변조 데이터를 수신한다.
도 2는 직렬 포트를 이용하였을 경우의 신호의 동작 파형도로서, 32 채널의 신호 처리를 위하여 디지털 신호 처리부(120, 130) 당 16 채널을 처리하는 2 개의 디지털 신호 처리부(120, 130)를 사용하였을 경우 "0" 번의 직렬 인터럽트는 제 1 디지털 신호 처리부(120)에서 발생하는 인터럽트 신호를 나타내며, "1"번의 직렬 인터럽트는 제 2 디지털 신호 처리부(130)에서 발생하는 인터럽트 신호를 나타내고 있다. 다시 "2"번의 직렬 인터럽트는 제 1 디지털 신호 처리부(120)에서 처리한다. 즉, 8 비트의 직렬 펄스 부호 변조 데이터가 입력되면 이를 처리하기 위한 시간이 필요하므로 2 개의 디지털 신호 처리부(120, 130)가 채널 정보 신호 발생 회로(140)의 제어 신호에 따라 채널을 번갈아가며 처리한다.
제 1 디지털 신호 처리부(120)의 경우, 채널 "0" 번의 펄스 부호 변조 데이터를 처리하는 동안 제 2 디지털 신호 처리부(130)에서는 채널 "1" 번의 펄스 부호 변조 데이터를 수신하고, 제 1 디지털 부호 처리부(120)는 채널 "0" 번에 대한 펄스 부호 변조 데이터 처리를 종료하면, 채널 "2" 번의 펄스 부호 변조 데이터를 입력 받는다. 상술한 바화 같이 반복적으로 채널을 번갈아 가면서 수신하므로, 펄스 부호 변조 정보 신호를 디지털 신호 처리부(120, 130) 별로 처리하는 채널이 다르므로 각각의 디지털 신호 처리부(120, 130)에 서로 다른 펄스 부호 변조 데이터 채널 정보 신호가 입력되어야 한다. 즉, 서로 겹치지 않게 채널을 번갈아가며 처리하도록 한다.
직렬 포트의 입/출력 포트를 가지고 직렬로 입력되는 펄스 부호 변조 데이터를 각각의 디지털 신호 처리부(120, 130)의 직렬 입출력 포트로 입력하여 이를 인터럽트로 인식하여 처리하므로 펄스 부호 변조 데이터가 입력될 때 마다 인터럽트가 발생하였으며, 다음의 펄스 부호 변조 데이터가 입력되기 전에 직렬로 입력된 데이터에 대한 신호 처리를 완료하여야 하는 단점이 있었다.
또한, 현재 입력된 펄스 부호 변조 데이터에 대한 채널 정보 즉, 입력된 펄스 변조 데이터가 몇번째 채널의 펄스 변조 데이터인가에 대한 정보를 외부에서 하드웨어적으로 구현하여야 하므로, 채널 정보 신호 발생 회로(140)를 따로 두어야 하는 단점이 있었다.
본 발명은 상술한 종래 기술의 결점을 해결하기 위하여 안출한 것으로, 디지털 신호 처리부(330)의 병렬 포트로 DPRAM(320) 각각의 어드레스에 각기 채널의 펄스 부호 변조 데이터를 입력하여 병렬처리하여 신속하게 펄스 부호 데이터를 처리하기에 적합한 디지털 신호 처리 제어 장치를 제공하는 데에 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 서브 하이웨이와 정합하며, 서브 하이웨이로부터 직렬 펄스 부호 데이터, 프레임 동기 신호 및 클록 신호를 수신하는 서브하이웨이 정합부와, 서브하이웨이 정합부에서 프레임 동기 신호가 발생할 때 마다 16 개의 병렬로 변환된 펄스 부호 변조 데이터와 동기를 맞추어 인터럽트 발생시 16 채널의 펄스 부호 변조 데이터를 읽어 병렬로 변환하여 각각의 어드레스에 저장하는 DPRAM과, DPRAM으로부터 펄스 부호 변조 데이터를 입력받아 디지털 신호 처리하는 디지털 신호 처리부와, 1 개의 채널을 처리할 때마다 DPRAM 어드레스를 증가하여 펄스 부호 변조 데이터가 0 번지부터 채널별로 차례로 DPRAM에 쓰도록 하는 DPRAM 어드레스 카운터와, 디지털 신호 처리부에서 처리된 신호를 저장하고 DPRAM으로 신호를 송/수신하는 통신 메모리와, 통신 메모리로부터 채널 정보와 검출 디지트 정보를 수신하여 채널 정보 및 동작 모드 정보로 전환하고 송신하여 디지털 신호 처리부을 제어하는 CPU를 포함하여 이루어 지는 디지털 신호 처리 제어 장치를 제공한다.
도 1은 종래 기술에 따라 디지털 신호를 연산 처리하기 위한 블록도,
도 2는 도 1에 따라 처리된 신호의 동작 파형도,
도 3은 본 발명에 따른 디지털 신호 연산 처리하기 위한 블록도,
도 4는 도 3에 따라 처리된 신호의 동작 파형도.
＜도면의 주요부분에 대한 부호의 설명＞
300 : 서브하이웨이 정합부310 : 듀얼 포트 램 어드레스 카운터
320 : 듀얼 포트 램330 : 디지털 신호 처리부
340 : 통신 메모리350 : CPU
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
본 발명은 디지털 신호 처리 제어 장치에 관한 것으로서, 본 발명의 구성은 서브 하이웨이와 정합하며, 서브 하이웨이로부터 직렬 펄스 부호 데이터, 프레임 동기 신호 및 클록 신호를 수신하는 서브하이웨이 정합부(300)와, 서브하이웨이 정합부(300)에서 프레임 동기 신호가 발생할 때 마다 16 개의 병렬로 변환된 펄스 부호 변조 데이터와 동기를 맞추어 인터럽트 발생시 16 채널의 직렬 펄스 부호 변조 데이터를 읽어 병렬로 변환하여 저장하는 DPRAM(320)과, DPRAM(320)에 쓰여진 채널의 펄스 부호 변조 데이터를 어드레스를 증가시키면서 읽는 디지털 신호 처리부(330)와, 디지털 신호 처리부(330)가 읽어들일 수 있도록 타임 스위치로부터 서브 하이웨이를 통하여 입력되는 1 개의 채널을 처리할 때마다 하드웨어적으로 DPRAM(320) 어드레스를 증가하여 펄스 부호 변조 데이터가 0 번지부터 채널별로 차례로 DPRAM(320)에 쓰도록 하는 DPRAM 어드레스 카운터(310)와, 디지털 신호 처리부(330)에서 처리된 신호를 저장하고 DPRAM(320)으로 신호를 송/수신하는 통신 메모리(340)와, 상기 통신 메모리(340)로부터 채널 정보와 검출 디지트 정보를 수신하여 채널 정보 및 동작 모드 정보를 송신하여 디지털 신호 처리부(330)을 제어하는 CPU(350)를 포함하여 구성된다.
이하, 첨부된 도 3 내지 도 4의 도면을 참조하여, 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
DPRAM(320)은 디지털 신호 처리부(330)의 병렬 포트를 이용하기 위하여 디지털 신호 처리부(330)가 읽어 갈 수 있도록 타임 스위치로부터 서브하이웨이 정합부(300)를 통하여 입력되는 직렬 펄스 부호 변조 데이터를 병렬로 변환하여 저장하는 곳으로 DPRAM(320)의 시작 어드레스부터 차례로 16 채널의 펄스 부호 변호 데이터를 입력한다. 따라서, 프레임 동기 신호가 발생하면, 이때부터 채널 0번부터 15번까지 차례로 직렬 데이터를 병렬 데이터로 변환하여 DPRAM(320)에 쓴다.
또한, 다음 인터럽트(4d)가 발생하기 전까지 모든 DPRAM(320)을 이용하므로 서브하이웨이 정합부(300)에서 데이터를 DPRAM(320)에 쓰는 것과 동기를 맞추어 인터럽트(4d) 발생 후 16 채널의 펄스 부호 변조 데이터(4c)를 인터럽트 대기 시간 없이 처리한다.
이때, 어드레스 카운터는 1 개의 채널을 처리할 때마다 하드웨어적으로 자동으로 DPRAM(320) 어드레스를 증가하여 펄스 부호 변조 데이터가 0 번지부터 채널별로 차례로 DPRAM(320)에 쓰도록 한다. 그리고, DPRAM 어드레스 카운터(310)는 DPRAM(320)의 마지막 어드레스까지 쓴 후에는 DPRAM(320)의 처음으로 다시 되돌아가 계속해서 어드레스를 DPRAM(320)의 끝까지 증가 시키면서 펄스 부호 데이터를 채널별로 저장한다.
디지털 신호 처리부(330)는 DPRAM(320)에 쓰여진 16 채널의 펄스 부호 변조 데이터(4c)를 시작 어드레스부터 차례로 DPRAM(320)의 어드레스를 증가시키면서 읽는다. 디지털 신호 처리부(330)는 DPRAM(320)의 마지막 어드레스의 펄스 부호 변조 데이터(4c)를 읽은 경우에는 다시 DPRAM(320)의 처음 어드레스의 펄스 부호 변조 데이터(4c)를 읽어 처리한다.
한편, 서브하이웨이 정합부(300)에서 프레임 동기 신호(4a)가 발생할 때 마다 16 개의 병렬로 변환된 펄스 부호 변조 데이터(4c)를 씀으로 16 개의 병렬로 변환된 펄스 부호 변조 데이터(4c) 사이클에 동기를 맞춘다.
디지털 신호 처리부(330)가 16 채널의 DPRAM(320)을 읽을 때 채널 "0"번 펄스 부호 변조 데이터부터 "15"번 까지 차례로 16 개의 펄스 부호 변조 데이터를 읽으므로 별도로 디지털 신호 처리부(330)로 외부 하드웨어로 디지털 신호 처리부(330)에서 처리한 펄스 부호 변조 데이터 채널 정보를 입력할 필요가 없으며, 16 개의 채널당 인터럽트 신호(4d)가 발생됨으로 펄스 부호 변조 데이터가 DPRAM(320)에 채널별로 각각 저장되어 직렬 포트를 이용하는 경우와는 달리 디지털 신호 처리부(330)가 임의의 시간에 펄스 부호 변조 데이터를 읽을 수 있다.
한편, 여러개의 디지털 신호 처리부(330)를 사용하는 경우에도 디지털 신호 처리부(330)는 단지 DPRAM(320)을 읽으므로 디지털 신호 처리부(330)로 입력되는 펄스 부호 변조 데이터(4c)를 처리한다. 인터럽트 소스는 동일하다. 즉, 직렬 포트를 이용하는 경우 디지털 신호 처리부(330)가 처리하는 채널에 따라 인터럽트 소스가 서로 다르기 때문에 DPRAM에 영역을 서로 달리하여 저장된다.
디지털 신호 처리부(330)는 고속의 연산 처리가 가능하고, DPRAM(320)로부터 병렬 포트를 이용하여 데이터를 읽어 통신 메모리(100)를 통하여 CPU(350)로부터 수신한 동작 모드에 따라 R2 신호 방식 모드이면, R2 신호 처리를 하고 다주파 신호(DTMF : Dual-Tone Multi-Frequency) 동작 모드이면, 다주파 신호 처리를 수행한다.
통신 메모리(340)는 디지털 신호 처리부(330)가 CPU(350)와 통신하기 위한 ASIC 메모리로 CPU(350)의 제어에 따라 디지털 신호 처리부(330)로 채널 정보와 동작 모드 정보(302)를 통신 메모리(340)에 쓰고 디지털 신호 처리부(330)는 채널 정보와 동작 모드 정보(302)를 읽어 채널 상술한 바와 같은 R2 동작 모드인가 또는, 다주파 신호 동작 모드인가를 지정한다. 또한, 디지털 신호 처리부(330)로 입력되는 펄스 부호 변조 데이터(4c)를 분석 처리한 디지트 정보를 통신 메모리(340)에 쓰면, CPU(350)는 분석처리된 디지트 정보를 읽어 상위 블록으로 통보한다.
인터럽트(4d)는 병렬 포트를 이용할 경우 디지털 신호 처리부(330)로 입력되는 인터럽트 디지털 신호 처리부가 처리하는 용량의 비트 단위로 인터럽트를 발생시킨다. 이의 소스인 프레임 동기 신호(4a)의 역상으로서 프레임 동기 신호(4a)와 같은 주기의 파형(4d)을 갖는다.
디지털 신호 처리부(330)에서는 통신 메모리(340)를 통하여 CPU(350)로부터 채널 정보 및 검출 디지트 정보(332, 342)를 수신하여 이에 따라 DPRAM(320)에 저장된 펄스 부호 변조 데이터를 읽어 디지트 검출한다. 또한 CPU(350)의 제어에 따라 검출된 디지트 정보를 통신 메모리(340)를 통하여 CPU(350)로 통보한다.
통신 메모리(340)는 응용 주문형 직접회로(ASIC)를 사용하며, 검출된 디지트 정보(314)를 디지털 신호 처리부(330)에서 수신하여 저장하고, CPU(350)의 요구에 따라 저장한 채널 검출 디지트 정보(102)를 CPU(350)로 전송한다.
이상 설명한 바와 같이, 본 발명은 디지털 신호 처리부(330)가 16 채널의 DPRAM(320)을 읽을 때 16 개의 펄스 부호 변조 데이터를 차례로 읽으므로 별도로 디지털 신호 처리부(330)로 종래의 채널 정보 신호 발생 회로(140)에서 처리한 펄스 부호 변조 데이터 채널 정보를 입력할 필요가 없으므로 하드웨어적으로 간단해 지며, 디지털 신호 처리 채널 제어는 CPU(350)의 펌웨어(Firmware)를 이용하여 제어할수 있는 장점이 있다.
또한, 펄스 부호 변조 데이터(4c)가 DPRAM(320)에 채널별로 각각 저장되어 있으므로 직렬 포트를 이용하는 경우와는 달리 디지털 신호 처리부(330)가 임의의 시간에 펄스 부호 변조 데이터를 읽을 수 있는 장점이 있다. 또한, 여러개의 디지털 신호 처리부(330)를 사용하는 경우에도 디지털 신호 처리부(330)는 단지 DPRAM(320)을 읽으므로 디지털 신호 처리부(330)로 입력되는 인터럽트 소스는 동일한 효과가 있다.
인터럽트(2d)가 발생하기 전까지 모든 DPRAM(320)을 이용함으로 서브하이웨이 정합부(300)에서 데이터를 DPRAM(320)에 쓰는 것과 동기하여 한 번의 인터럽트 발생 후 16 채널의 펄스 부호 변조 데이터를 인터럽트 대기 시간 없이 처리하므로 처리 효율을 높일 수 있는 효과가 있다.
특정 장치와 관련하여 본 발명의 원리를 전술하였는데, 이러한 기술된 바는 단지 예시에 불과하며, 첨부된 특허 청구 범위에서 기술된 바와 같은 본 발명의 기술 사상에 한정되는 것은 아니다.

Claims (5)

  1. 서브 하이웨이와 정합하며, 서브 하이웨이로부터 직렬 펄스 부호 데이터, 프레임 동기 신호 및 클록 신호를 수신하는 서브하이웨이 정합부(300)와, 상기 서브하이웨이 정합부(300)에서 프레임 동기 신호가 발생할 때 마다 16 개의 병렬로 변환된 펄스 부호 변조 데이터와 동기를 맞추어 인터럽트 발생시 16 채널의 펄스 부호 변조 데이터(4c)를 읽어 병렬로 변환하여 각각의 어드레스에 저장하는 DPRAM(320)과, 상기 DPRAM(320)으로부터 상기 펄스 부호 변조 데이터(4c)를 입력받아 디지털 신호 처리하는 디지털 신호 처리부(330)와, 1 개의 채널을 처리할 때마다 상기 DPRAM(320) 어드레스를 증가하여 펄스 부호 변조 데이터가 0 번지부터 채널별로 차례로 상기 DPRAM(320)에 쓰도록 하는 DPRAM 어드레스 카운터(310)와, 상기 디지털 신호 처리부(330)에서 처리된 신호를 저장하고 상기 DPRAM(320)으로 신호를 송/수신하는 통신 메모리(340)와, 상기 통신 메모리(340)로부터 채널 정보와 검출 디지트 정보(342)를 수신하여 채널 정보 및 동작 모드 정보(344)로 전환하고 송신하여 상기 디지털 신호 처리부(330)을 제어하는 CPU(350)를 포함하여 이루어 지는 디지털 신호 처리 제어 장치.
  2. 제 1 항에 있어서,
    상기 DPRAM(320)에 채널 펄스 데이터를 기록하는 것은, 프레임 동기 신호(4a)를 인터럽트로 변환하여 상기 서브하이웨이 정합부(300)에서 데이터를 상기 DPRAM(320)에 쓰는 것과 동기하여 인터럽트(4d) 발생 후 상기 펄스 부호 변조 데이터(4c)를 인터럽트 대기 시간 없이 처리하는 것을 특징으로 하는 디지털 신호 처리 제어 장치.
  3. 상기 1 항 또는 2 항에 있어서,
    상기 DPRAM 어드레스 카운터(310)에 기록하는 것은, 상기 DPRAM(320)의 마지막 어드레스까지 쓴 후 상기 DPRAM(320)의 처음으로 되돌아가 상기 DPRAM(320)의 끝까지 어드레스를 증가 시키면서 펄스 부호 데이터를 채널별로 저장하는 것을 특징으로하는 디지털 신호 처리 제어 장치.
  4. 제 1 항에 있어서,
    상기 DPRAM(320)은 여러개의 상기 디지털 신호 처리부(330)를 사용해서 각각의 상기 디지털 신호 처리부(330)에서 인터럽트(4d)가 입력될 때 마다 인터럽트 소스를 서로 달리하여 상기 DPRAM(320)에 영역을 서로 달리하여 저장하는 것을 특징으로 하는 디지털 신호 처리 제어 장치.
  5. 제 1 항에 있어서,
    상기 디지털 신호 처리부(330)는, 상기 DPRAM(320)로부터 데이터를 읽어 상기 통신 메모리(100)를 통하여 상기 CPU(350)로부터 수신한 동작 모드에 따라 R2 신호 방식 모드이면, R2 신호 처리를 하고 다주파 신호(DTMF : Dual-Tone Multi-Frequency) 동작 모드이면, 다주파 신호 처리를 수행하는 것을 특징으로하는 디지털 신호 처리 제어 장치.
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