KR0151601B1 - 신호 서비스장치 내의 프로세서간 통신장치 - Google Patents

신호 서비스장치 내의 프로세서간 통신장치 Download PDF

Info

Publication number
KR0151601B1
KR0151601B1 KR1019930030736A KR930030736A KR0151601B1 KR 0151601 B1 KR0151601 B1 KR 0151601B1 KR 1019930030736 A KR1019930030736 A KR 1019930030736A KR 930030736 A KR930030736 A KR 930030736A KR 0151601 B1 KR0151601 B1 KR 0151601B1
Authority
KR
South Korea
Prior art keywords
processor
signal
data
operation mode
latch
Prior art date
Application number
KR1019930030736A
Other languages
English (en)
Other versions
KR950022607A (ko
Inventor
박일
박배영
Original Assignee
정장호
엘지정보통신주식회사
이준
한국전기통신공사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정장호, 엘지정보통신주식회사, 이준, 한국전기통신공사 filed Critical 정장호
Priority to KR1019930030736A priority Critical patent/KR0151601B1/ko
Publication of KR950022607A publication Critical patent/KR950022607A/ko
Application granted granted Critical
Publication of KR0151601B1 publication Critical patent/KR0151601B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q1/00—Details of selecting apparatus or arrangements
    • H04Q1/18—Electrical details
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Multi Processors (AREA)

Abstract

본 발명은 신호서비스 장치내의 프로세서간 통신장치에 관한 것으로서 두 프로세서간의 효율적인 통신을 위해 메모리를 사용하지 않고 인터럽트를 사용하여 통신하므로서 집적도 및 경제성을 향상 시키도록 한 것이다.
이와 같은 본 발명의 목적은 각 채널의 동작모드를 송수신하는 제 1 프로세서로부터 얻어진 데이타를 래치하여 제 2 프로세서의 입력 인터럽트에 의해 데이타를 제 2 프로세서에 전달하는 제 1 정보 전달수단과, 상기 제 2 프로세서에서 얻어진 데이타를 래치하여 제 1 프로세서의 출력 인터럽트에 의해 제 1 프로세서가 검출하도록하는 제 2 정보 전달수단으로 이루어지므로서 달성되는 것이다.

Description

신호 서비스장치 내의 프로세서간 통신장치
제1도는 종래 신호 서비스장치 내의 프로세서 간의 통신장치 구성도.
제2도는 본 발명 신호 서비스장치 내의 프로세서 간의 통신장치 구성도.
제3, 제4도는 제2도를 설명하기 위한 각부 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1,2 : 제 1, 제 2 프로세서 3,4 : 제 1 , 제 2 정보전달수단
본 발명은 전전자 교환기 신호 서비스 장치에 관한 것으로서, 특히 두 프로세서간의 효율적인 통신을 위해 메모리를 사용하지 않고 인터럽트를 사용하여 통신하므로서 집적도 및 경제성을 향상 시키도록 한 신호 서비스장치 내의 프로세서간 통신장치에 관한 것이다.
종래 전전자 교환기 신호 서비스 장치내의 두 프로세서간 통신 장치는 제1도에 도시한 바와 같이 상위 프로세서 보드로 부터 전달된 동작모드를 다른 프로세서로 전달하는 제 1 프로세서(1)와, 상기 제 1 프로세서(1)로 부터 정보를 검출 및 비교하여 필요한 정보를 주고 받은 제 2 프로세서(2)와, 상기 제 1 , 제 2 프로세서(1)(2) 사이에서 저장 및 검색을 위한 선택 신호에 따라 각 채널에 대한 정보를 저장하고 전달 받은 동작 모드를 상호 전달하는 적어도 하나 이상의 메모리로 구성되어 있다.
이와 같이 구성된 종래 전전자 교환기 신호 서비스 장치내의 두 프로세서간 통신 장치는 다주파수 신호 검출 및 가청 톤 신호 송신 기능을 갖고 있다.
주파수를 검출할 때 제 2 프로세서(2)는 상위 프로세서 보드로 부터 제 1 프로세서(1)를 통해 입력 주파수가 실리는 각 타임 채널에 대한 동작 모드를 지정 받는다.
이때 제 1 프로세서(1)는 상위 프로세서 보드로 부터 전달 받은 동작 모드를 전달하기 위해 4*4크기의 메모리(11)(12)에 총 8채널에 대한 정보를 저장한다.
그러면 제 2 프로세서(2)는 일정시간 마다 정보를 검색하여 이전의 정보와 비교하여 새로운 정보이면 적용하고, 제 2 프로세서(2)가 검출한 정보는 메모리(13 내지 16)에 특정모드 4비트 디지트 값 4비트로 한 채널에 1바이트씩 총 8채널의 정보를 일정시간 마다 저장하고, 제 1 프로세서(1)는 일정시간마다 검색한다.
그러나 이와 같은 종래 전전자 교환기 신호 서비스 장치 내의 프로세서 간 통신 장치는 두 프로세서(1)(2)간에 정보를 주고 받을 때 이용하는 메모리에 대한 채널의 위치가 고정되어 있어 유연성이 떨어지고, 전달해 주는 동작 모드에 대해 새로운 모드가 전달되지 않아도 매번 검색해야 되며, TTL을 많이 사용해야 되는 문제점이 있었다.
따라서 본 발명은 두 프로세서간의 효율적인 통신을 위해 메모리를 사용하지 않고 인터럽트를 사용하여 통신하므로서 집적도 및 경제성을 향상 시키도록 한 신호 서비스 장치내의 프로세서간 통신 장치를 제공함에 있다.
이와 같이 본 발명의 목적을 달성하기 위한 수단은 각 채널의 동작모드를 송수신하는 제 1 프로세서로부터 얻어진 데이타를 래치하여 제 2 프로세서의 입력 인터럽트에 의해 데이타를 제 2 프로세서에 전달하는 제 1 정보 전달수단과, 상기 제 2 프로세서에서 얻어진 데이타를 래치하여 제 1 프로세서의 출력 인터럽트에 의해 제 1 프로세서가 검출하도록하는 제 2 정보 전달수단으로 이루어지므로서 달성되는 것으로 본 발명에 첨부한 도면에 의거 하여 상세히 설명하면 다음과 같다.
제2도는 본 발명 신호 서비스 장치내의 두 프로세서간 통신장치에 관한 구성도로서 이에 도시한 바와 같이 각 채널의 동작모드를 송수신하는 제 1 프로세서(1)로부터 얻어진 데이타를 래치하여 제 2 프로세서(1)의 입력 인터럽트(PIDS)에 의해 데이타를 제 2 프로세서(2)에 전달하는 제 1 정보 전달수단(3)과, 상기 제 2 프로세서(2)에서 얻어진 데이타를 래치하여 제 1 프로세서(1)의 출력 인터럽트(PODS)에 의해 제 1 프로세서(1)가 검출하도록하는 제 2 정보 전달수단(4)으로 구성한다.
여기서 제 1 정보 전달수단(3)은 상기 제 1 프로세서(1)로부터 얻어진 데이타에서 채널값을 래치신호 및 출력 인터페이스에 의해 래치하여 채널번호를 제 2 프로세서(2)가 검출하도록하는 채널번호 래치수단(3b)과, 상기 제 1 프로세서(1)로부터 얻어진 데이타에서 각 채널에 대한 동작모드를 래치신호 및 출력 인에이블 신호에 의해 래치하여 동작모드값을 제 1 프로세서(1)가 검출하도록 하는 동작모드 래치수단(3a)으로 구성한다.
또한 상기 제 2 정보 전달수단(4)은 병렬 포트 데이타 버스를 통해 출력된 제 2 프로세서(2)의 데이타에서 채널번호를 래치신호 및 출력 인에이블신호에 의해 래치하여 제 1 프로세서에 전달하는 채널번호 래치수단(4b)과, 상기 제 2 프로세서의 데이타에서 주파수값을 래치신호 및 출력 인에이블 신호에 의해 래치하여 제 1 프로세서(1)에 전달하는 주파수 래치수단(4a)으로 구성한다.
이와 같이 구성된 본 발명의 작용, 효과를 제2 내지 제4도를 참조하여 상세히 설명하면 다음과 같다.
제 1, 제 2 프로세서(1)(2)간의 통신을 위하여 메모리를 사용하지 않고 인터럽트를 사용하여 데이타를 상호 전달한다.
제 1 프로세서(1)의 데이타 버스는 8비트이고, 제 2 프로세서(2)의 데이타 버스는 16비트이므로 제 1 프로세서(1)가 제 2 프로세서(2)에 데이타를 전달하고자 할 때는 상위 8비트 데이타를 채널번호 래치수단(3b)에 래치시키고, 하위 8비트는 동작모드 래치수단(3a)에 래치시킨다음 입력 인터럽트신호(PIDS*)를 동작시켜 제 2 프로세서가 16비트 데이타를 검색하게 한다.
반대로 제 2 프로세서(2)의 데이타를 제 1 프로세서(1)에 전달하기 위해 제 1 프로세서가 출력 인터럽트(PODS*)신호를 동작시켜 16비트의 데이타를 제 2 프로세서의 병렬 포트 데이타 버스상에 출력시킨 다음 제 2 정보 전달수단(4)의 주파수 래치수단(4s) 및 채널번호 래치수단(4b)에 래치시킨 다음 상기 주파수 래치수단(4a)에 래치된 상위 8비트의 데이타를 검출하고 상기 채널번호 래치수단(4b)에 래치된 하위 8비트의 데이타를 검출한다.
제3도는 제 1 프로세서(1)가 데이타를 읽어가는 타이밍을 나타낸 타이밍도로서 이에 도시한 바와 같이 제 1 프로세서(1)가 데이타를 검색하기 위해 8000H 번지의 데이타를 검색하면 제 2 프로세서(2)로 병렬 포트 데이타 버스에 데이타를 출력시키는 출력 인터럽트(PODS*)신호가 동작되고 16비트의 데이타가 출력된다.
그다음 래치신호가 작동되고 주파수 래치수단(4a)과 채널번호 래치수단(4b)에 래치된다음 상기 주파수 래치수단(4a)의 출력 인에이블이 동작되고 상위 8비트의 데이타를 검색한다.
제 1 프로세서(1)가 8001H번지의 데이타를 읽으면 채널번호 래치수단(4b)의 출력인에이블신호가 동작되고 하위 8비트의 데이타를 검색한다.
이때 상위 8비트는 새로운 주파수가 입력되는 채널번호를 의미하고 하위 8비트는 이때 입력되는 주파수의 값을 의미한다.
제 1 프로세서(1)가 제 2 프로세서(2)의 각 채널당 동작하는 모드정보를 전달하기 위한 타이밍은 제4도에 도시한 바와 같다.
이에 도시한 바와 같이 제 1 프로세서(1)가 모드정보를 전달하기 위해 8000H번지에 8비트의 데이타를 쓰면 채널번호 래치수단(3b)의 래치신호가 동작되어 8비트의 데이타가 래치되고 8001H 번지에 이어서 8비트의 데이타를 쓰면 동작모드 래치수단(3a)의 래치신호가 동작되어 8비트의 데이타가 래치되고, 제 2 프로세서(2)로 병렬 포트 데이타 버스를 검색하게 하는 입력 인터럽트(PIDS*)신호가 동작되고, 동작모드 래치수단과 채널번호 래치수단의 출력 인에이블 신호에의해 래치되었던 데이타가 병렬 포트 데이타버스에 실리고 상기 데이타를 제 2 프로세서가 검색한다.
이때 상위 8비트는 채널을 의미하고 하위 8비트는 각 채널에 대한 동작모드를 의미한다.
이상에서 설명한 바와 같이 제 1 프로세서가 제 2 프로세서에 모드정보를 전달할 때 새로운 정보만을 전달하고 각 채널에 대한 정보의 위치가 고정되어 있지 않으므로 유연성이 좋고 4개의 래치를 사용하므로 제어방식을 간단히 할 수 있고 경제성을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 상위 프로세서 보드로부터 전달된 동작모드를 다른 프로세서로 전달하는 제 1 프로세서(1)와, 상기 제 1 프로세서(1)로부터 정보를 검출 및 비교하여 필요한 정보를 주고 받는 제 2 프로세서(2)가 구비된 신호 서비스 장치에 있어서, 각 채널의 동작모드를 송수신하는 제 1 프로세서(1)로부터 얻어진 데이타를 래치하여 제 2 프로세서(2)의 입력 인터럽트(PIDS)에 의해 데이타를 제 2 프로세서(2)에 전달하는 제 1 정보 전달수단(3)과, 상기 제 2 프로세서(2)에서 얻어진 데이타를 래치하여 제 1 프로세서(1)의 출력 인터럽트(PODS)에 의해 제 1 프로세서(1)가 검출하도록 하는 제 2 정보 전달수단(4)으로 구성됨을 특징으로 하는 신호 서비스 장치내의 프로세서간 통신장치.
  2. 제1항에 있어서, 제 1 정보 전달수단(3)은 제 1 프로세서(1)로부터 얻어진 데이타에서 채널값을 래치신호 및 출력 인에이블 신호에 래치하여 채널번호를 제 2 프로세서(2)가 검출하도록 하는 채널번호 래치수단(3b)과, 상기 제 1 프로세서(1)로부터 얻어진 데이타에서 각 채널에 대한 동작모드를 래치신호 및 출력 인에이블 신호에 의해 래치하여 동작모드값을 제 1 프로세서(1)가 검출하도록 하는 동작모드 래치수단(3a)으로 구성함을 특징으로 하는 신호 서비스 장치내의 프로세서간 통신장치.
  3. 제1항에 있어서, 상기 제 2 정보 전달수단(4)은 병렬 포트 데이타 버스를 통해 출력된 제 2 프로세서(2)의 데이타에서 채널번호를 래치신호 및 출력 인에이블 신호에 의해 래치하여 제 1 프로세서(1)에 전달하는 채널번호 래치수단(4b)과, 상기 제 2 프로세서(2)의 데이타에서 새로 입력되는 주파수값을 래치신호 및 출력 인에이블 신호에 의해 래치하여 제 1 프로세서(1)에 전달하는 주파수 래치수단(4a)으로 구성함을 특징으로 하는 신호 서비스 장치내의 프로세서간 통신장치.
KR1019930030736A 1993-12-29 1993-12-29 신호 서비스장치 내의 프로세서간 통신장치 KR0151601B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930030736A KR0151601B1 (ko) 1993-12-29 1993-12-29 신호 서비스장치 내의 프로세서간 통신장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930030736A KR0151601B1 (ko) 1993-12-29 1993-12-29 신호 서비스장치 내의 프로세서간 통신장치

Publications (2)

Publication Number Publication Date
KR950022607A KR950022607A (ko) 1995-07-28
KR0151601B1 true KR0151601B1 (ko) 1998-11-02

Family

ID=19373720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930030736A KR0151601B1 (ko) 1993-12-29 1993-12-29 신호 서비스장치 내의 프로세서간 통신장치

Country Status (1)

Country Link
KR (1) KR0151601B1 (ko)

Also Published As

Publication number Publication date
KR950022607A (ko) 1995-07-28

Similar Documents

Publication Publication Date Title
US5202884A (en) Multiplexing scheme for modem control signals
US4149238A (en) Computer interface
KR850004820A (ko) 멀티프로세서 스시템의 개선된 데이타 처리량을 갖는 데이타 처리 시스템 및 방법
US4191941A (en) Switch matrix for data transfers
KR0151601B1 (ko) 신호 서비스장치 내의 프로세서간 통신장치
US3936601A (en) Method and apparatus for altering the synchronous compare character in a digital data communication system
US3719930A (en) One-bit data transmission system
US4644469A (en) Addressing system for electronic computer
US5481753A (en) I/O device having identification register and data register where identification register indicates output from the data register to be an identifier or normal data
US6282203B1 (en) Packet data transmitting apparatus, and method therefor
KR890002141Y1 (ko) 16비트 dma콘트롤러의 32비트 데이타 신호 전송장치
KR0139965B1 (ko) 프로세서간 통신데이터 정렬제어장치
JP2504313B2 (ja) マルチプロセッサシステム
JPH07131504A (ja) データ転送装置
KR100239055B1 (ko) 디지털 신호 처리 제어 장치
JP3296639B2 (ja) 通信切替システム装置
SU1608677A2 (ru) Адаптер канал - канал
SU1191915A1 (ru) Устройство дл сопр жени вычислительных машин в многопроцессорной вычислительной системе
SU1185634A2 (ru) Устройство дл сопр жени электронной вычислительной машины с телеграфными каналами св зи
SU763882A1 (ru) Устройство дл сопр жени процессора с каналами св зи
JP2708366B2 (ja) データ処理システム及びその補助制御装置
KR100239056B1 (ko) 메모리를 이용한 채널 처리 방법
KR960003973B1 (ko) 감시제어부와 레지스터간 데이타 교환시스템의 레지스터장치
RU2066066C1 (ru) Устройство последовательно-параллельного обмена
JPS60142425A (ja) スキヤン制御方式

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050330

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee