SU763882A1 - Устройство дл сопр жени процессора с каналами св зи - Google Patents

Description

1

Изобретение относитс  к вьгчислительной технике и может быть применено дл  обмена информацией между процессором и каналами пёрбдачи дйс- кретной информации в узлах коммутации сообщений, или центрах обработки данных автоматизированных систем управлени .

Известны устройства 1 сопр же- tn НИН процессоров с каналами св зи, содержащие блок чтени -записи, блок микропрограммного управлени , регистры , счетчики, дешифраторы, блок контрол  и блок управлени , осуществл ющие сопр жение между процессором и группой каналов передачи дискретной информации.

Недостаток этих устройств заключаетс  в их низкой пропускной спо- 20 собности.

Наиболее близким к предложенному техническим решением  вл етс  устройство t23 сопр жени  процессора обмена с каналами св зи, содержа- 25 щёе блок управлени , блоки св зи с каналом, блок обмена служебными сигналами , шифратор адреса абонента, блок формировани  адреса ОЗУ , счетчик данных, дешифратор, блок управле-зо

ни  счетным входом, блок управлени  поразр дным обменом, счетчик адреса,, регистр данных, коммутатор, регистр служебных признаков, блок обмена байтами, причем блок управлени  соединен с входом первого блока св зи с каналом, со всеми блоками св зи с каналами через магистраль, с выходом п-го блока св зи с каналом и с коммутатором, шифратор адреса абонента соединен с блокг1ми св зи с каналами и блоком формировани  адреса ОЗУ; колилутатор подключен к регистру дайных, регистру служебных признаков и счетчику адреса, который соединен с блоком формировани  адреса ОЗУ и . блоком управлени ; информационные выходы блоков св зи с каналами соединены с информационной магистралью, дешифратор нул  - с блоком управлени .

Недостатком известного устройства  вл етс  низка  пропускна  способность , так как оно не обеспечивает синхронизацию по кодовым последовательност м путем поиска комбинаций фазировани  в принимаемой информации, что значительно усложн ет програкадную обработку информацирнных массивовj не обеспечивает контроль за выполнением операций, что может привести к посылке информации не по нужному каналу или к искажению информации, хран щейс  в оперативном запоминающем устройстве и прошедшей проверку программными методами контрол .

Цель изобретени  - повышение пропускной способности устройства.

.Поставленна  цель достигаетс  Тем, что в устройство, содержащее М блоков св зи с каналом, группы входов-выходов которых  вл ютс  соответствующими группами входов-выходов синхронизации устройства, шифратор кода канала, соединенный выходом с первым входом блока формировани  адреса пам ти, входом-выходом с адресным входом-выходом устройства, а вторым входом - с первым выходом счетчика адреса, соединенного двусторонней св зью с коммутатором магистрали, дешифратор нул , выходом подключенный к первому входу блока управлени , первый выход и второй вход кЪторого соединны соответственно со входом счетчика адреса и первым выходом регистра служебных признаков, соединенного двусторонней св зью с коммутатором магистрали, вход-выход которого  вл етс  информационным входом-выходом устройства, а первый и второй входы соединены соответственно с певым Еыходом регистра данных и вторы выходом блока управлени , вход-выход которого  вл етс  управл ющим входом-выходом устройства, причем первый выход i-го блока св зи с каналом подключен к первому входу ( i+ 1)-го блока св зи с каналом ( 1 1, М-Т), выход М-го и вход первого блоков св зи с каналом соединены соответственно с третьими входом и выходом блока управлени , четвертые вход и выход которого соответственно подключены ко вторым выходам и входам блоков св зи с каналом, третьи выходы которых соединены с соответствующими входами шифратора кода канала, согласно изобретению, введены шифратор контрольного кода, дешифратор переполнени  счетчиков, дешифратор состо ни  регистра данных , две схемы сравнени , буферный Р5 гистр, дешифратор типа байта и коммутатор требований. При этом четвертые выходы блоков св зи с канало 1|одключены к соответствующим входам шифратора контрольного кода, третьи входы - ко второму выходу регистра служебных признаков, в четвертые входы - ко второму выходу регистра данных. Третий выход регистра данньрс через дешифратор состо ни  регистра данных подключен к п тому входу блока управлени , первый вход к п тому выходу блока управлени .

четвертый выход - к третьему входу блока формировани  адреса пам ти, а п тый выход и второй вход - соответ-. ственно к первому входу первой схемы сравнени  и выходу коммутатора магистралиi Второй вход первой схемы сравнени  подключен к первому выходу коммутатора магистрали, первый выход и третий вход - соответственно к шестому и четвертому входам блока управлени , а четвертый вход к первому входу буферного регистра и выходу дешифратора типа байта, входом соединенного с третьим выходом регистра служебных признаков. Вход и четвертый выход регистра служебных признаков соединены соответственно со вторым выходом первой схемы сравнени  и первьом входом второй схемы сравнени , второй вход и выход которой соединены соответственно с выходом шифратора контрольного кода и седьмым входом блока управлени , шее-, той и седьмой выходы которого соеди- нены соответственно со вторым входом буферного регистра и первым входом коммутатора -требований, выходы которых подключены к первому входу коммутатора магистрали. Второй вход коммутатора требований соединен с выходом шифратора кода канала, вход и первый выход счетчика длины массива , соединенного двусторонней св зью с коммутатором/магистрали, подключены соответртвенно к первому и второму входам дешифратора переполнени  счетчиков , третьим входом соединенного со вторым выходом счетчика адреса, а первым входом и выходом - соответст.венно с первым выходом и восьмым входом блока управлени . Восьмой выход блока управлени  подключен к четвертому входу блока формировани  адреса пам ти, п тым входом соединенного с п тым выходом.регистра служебных признаков, второй выход счетчика длины массива подключен ко входу дешифратора нул .

На чертеже представлена ст|эуктурна  схема устройства, содержащего блок 1 управлени , блоки 2 св зи с каналами, шифратор 3 кода канала, шифратор 4 контрольного кода, коммутатор 5 требований, дешифратор б типа байта, регистр 7 служебных признаков , регистр 8 данных, первую схему сравнени  9, буферный регистр 10, дешифратор 11 состо ни  регистра данных ,, вторую схему сравнени  12, счетчик 13 длины массива, дешифратор 14 нул , счетчик 15 адреса пам ти, дешифратор 16 переполнени  счетчиков, блок 17 формировани  адреса, коммутатор 18 магистрали, информационный вход-выход 19 устройства, входы 20 и выходы 21 синхронизации устройства , управл ющий вход-выход 22 устройства и адресный вход-выход 23 устройства .

Блоки 2 св зи с каналами осуществл ют выборку за вок, каналов по приоритету , закре11ленному за блоком в зависимости от его пор дкового номера , и обеспечивают обмен информацией и служебными признаками с аппаратурой преобразовани  сигналов дискретного канала св зи; шифратор 3 кода канала формирует двоичный код выбранного канала, шифратор 4 контрольного кода формирует контрольный код адреса выбранного канала; коммутатор 5 требований предназначен дл  занесени  в ОЗУ кода канала, по которому закончен обмен информационным массивом; шифратор

6типа байта предназначен дл  расшифровки содержимого одного из полей регистра 7 служебных признаков, определ ющего формат информации, которой производитс  обмен; регистр

7служебных признаков содержит управл ющую информацию, необходимую дл  управлени  обменом по каналу св зи; направление обмена, формат информации , ключ зоны пам ти, этап обработки , приоритет обработки информацией ного массива процессором; регистр 8 данных предназначен дл  поразр дного накоплени  (выдачи) байта информации из (в) канала св зи и дл  организаци очереди требований .на обработку информационных массивов процессором. Число битов, накапливаемых в регистре 8, определ етс  типом байта (элементной структурой байта), который прин т в обмене. В соответствии со стандартом элементна  структура байт может быть 8-5 разр дов. Заполнение регистра 8 информацией принимаемой

из канала, производитс  начина  с одного из четырех младших разр дов регистра в зависимости от элементной структуры следующим образом: с 0-го дл  8-элементного байта, с 1-го дл  7-элементного байта/ со 2-го дл  6-элементного байта и с 3-го дл  5-элементного байта. Буферный регист

10 предназначен дл  добавлени  в содержимое регистра 8 информации, принимаемой из канала св зи, или добавлени  константы, управл ющей формированием байта, из принимаемой информационной последовательности или управл ющей побитной выдачей байта в канал св зи из устройства; дешифратор 11 состо ни  регистра данных предназначен дл  определени  момента накоплени  (выдачи) байта в (из) регистре 8. Схема сравнени  12 осуществл ет сравнение ключа зоны, хран щегос  в поле регистра служебных признаков управл ющего слова канала св зи, с контрольным кодом сформированным шифратором 4; дешифратором 14 нул  предназначен дл  определени  момента окончани  обменом информационным массивом .

Устройство работает следующим образом .

Обмен информацией с каналами св зи производитс  побитно. Устройство обслуживает каналы св зи в мультиплексном режиме. Обмен информацией по каждому каналу разбиваетс  на промежуточные циклы, св занные с приемом или вьадачей одного бита информации . Каждый промежуточный цикл начинаетс  с чтени  управл ющего слова

0 канала, хран щегос  в фиксированных  чейках зоны канала в пам ти (ОЗУ), и записи его через вход-выход 19 коммутатора 18 на регистры 8, 7 и счетчики 13, 15. Заканчиваетс  про5 межуточный цикл занесением управл ющего слова канала в скорректированном виде из регистров 7, 8 и счетчиков 13, 15 в те же  чейки пам ти. В конце промежуточного цикла производит0 с  также сброс выбранного запроса канала и бита информации,, прин того с этим запросом, хран щихс  в блоке 2.

На различных этапах обработки информации промежуточные циклы отли5 чаютс  друг от друга длительностью и операци ми по обмену информацией с ОЗУ.

На входы 20 блоков 2 поступают последовательности тактовых импуль0 сов дискретных каналов св зи по приему и передаче, которые синхронизируют обмен информационными последовательност ми и служебными сигналами с дискретными каналами св зи через

5 выходы 21 этих блоков. Каждый тактовый импульс запоминаетс  в соответствующем каждому каналу блоке 2 как запрос канала на прием бита информации из канала или на выдачу бита

0 в канал. Принимаемый из канала бит информации хранитс  в блоке 2 до выдачи в буферный регистр 10 дл  приформировани  к разр дам, прин тым в предыдущих промежуточных циклах из данного канала. Передаваемые из ре5 гистра 8 бит информации и служебные признаки о состо нии обмена из регистра 7 хран тс  до момента выдачи в канал в соответствующем блоке 2.

Если устройство не зан то обслу0 жива:нием ранее выбранной за вки, то по сигналу с четвертого выхода блока 1 производитс  опрос блоков 2 на наличие запросов каналов. После опрЬса производитс  приоритетна  вы5 борка запроса канала по сигналу с третьего выхода блока 1, поступающего на первый вход первого блока 2. Сигнал выборка последовательно проходит через все.блоки 2 до ближайшего блока, имеющего запрос кана0 ла на обмен, который блокирует дальнейшее прохождение сигнала выборка , с первого выхода последнего блока 2 на третий вход блока 1 поступает сигнал готовности к обмену.

5

Сигналы о выборе запроса канала с третьих выходов блоков 2 поступают на соответствующий вход шифратора 3, который формирует двоичный код выбранного канала, С выхода шифратора 3 кода канала код поступает на первый вход блока 17, где используетс  как базовый адрес  чеек пам ти при организации обмена. Сигналы с четвертых выходов блоков 2 поступают на входы шифратора 4, который формирует контрольный код выбранного канала. Через вход-выход 22 из блока 1 в процессор выдаетс  запрос на чтение из  чеек зоны выбранного канала пам ти управл ющего слова канала . После поступлени  из процессора в блок 1 разрешени  на работу с пам тью производитс  чтение управл ющего слова канала. После чтени  управл ющего слова канала из пам ти и записи его на регистры 7, 8 и счетчики 13, 15 производитс  проверка управл ющего слова. Проверка осуществл етс  сравнением контрольного кода, хран щегос  в регистре 7, с контрольным кодом, сформированным шифратором 4. Сравнение производитс  схемой сравнени  12. Результат сравнени  поступает в блок управлени  1, Если коды не сравнивались, то производитс  повторное выполнение данного промежуточного цикла. Если при последующих попытках начать обмен обнаружитс  несравнение кодов, то блок 1 фиксирует это как отказ устройства. Если коды сравнивались , то блок 1 анализирует признак направлени  обмена, поступающий от регистра 7.

Прием информации из канала разбиваетс  на два этапа: поиск комбинации фазировани  и собственно прием.

Обмен информацией по каналу начинаетс  с синхронизации приемника устройства с передатчиком абонента. Синхронизаци  заключаетс  в том, что из канала в информационной последовательности поступает комбинаци  заранее известного вида, которую необходимо обнаружить и после этого перейти к приему информации.

оиск комбинации фазировани  складываетс  из двух этапов: первый - поиск первого байта комбинации фазировани  осуществл етс  путем сравнени  информационной последовательности, принимаемой из каналов и накапливаемой в регистре 8, с константой фазир вани , хран щейс  в ОЗУ в каждом промежуточном цикле второй - поиск следующих байтов комбинации фазировани  - осуществл етс  путем сравнени  накопленной информации в регистре данных 8 с константой фазировани  причем сравнение происходит не в каждом промежуточном цикле, а только после накоплени  байта в регистре 8.

в соответствии с первый эта фазировани  реализуетс  следующим образом.

После чтени  управл ющей информации из ОЗУ на регистры 7, 8 и счетчики 13, 15 и соответствующего контрол  кодов содержимое регистра 8 со сдвигом на один разр д в сторону старших поступает (без старшего разр да) на первый вход схемы сравнени  9. (в регистре 8 хран тс  биты , прин тые в предыдущих промежуточных циклах из канала). На схему сравнени  9 поступает бит информации , прин тый из канала св зи в данном промежуточном цикле. Прин тый бит добавл етс  к одному из младших разр дов регистра данных, определ емых типом байта и освобожденных в результате сдвига содержимого регистра данных при поступлении его на схему сравнени  9. Далее бло 1 формирует сигналы дл  чтени  из ОЗУ константы комбинаций фазировани Адрес константы формируетс  блоком 17 на основании кода канала (базового адреса) и содержимого счетчика 15 (индексного адреса).

Константа фазировани  из ОЗУ чер коммутатор 18 поступает на второй вход схемы сравнени  9, где происходит сравнение информационной последовательности , прин той из канал с константой комбинации фазировани  прочитанной из ОЗУ.

Число разр дов регистра 8, участвующих в сравнении (8, 7, б или 5) определ етс  дешифратором 6, которы расшифровывает соответствующие разр ды (поле формата информации) регистра 7.

Если сравнени  не произошло то содержимое регистра 7 и счетчиков 13 и 15 записываютс  в ОЗУ через коммутатор 18 без изменени . Содержимое же регистра 8 записываетс  в ОЗУ со сдвигом на один разр д в сторону старших разр дов. При записи содержимого регистра 8 в ОЗУ в один из младших его разр дов производитс  приформирование бита информации , прин того в данном промежуточном цикле из канала. Младший разр д , к которому приформировываетс  бит, определ етс  буферным регистром 10 на основании сигнала, поступающего от дешифратора б и по сигналу от блока 1.

На этом выполнение промежуточного цикла заканчиваетс .

Если сравнение произошло, то сигналом с первого выхода схемы сравнени  9 корректируютс  разр ды кода операции, хран щиес  в регистре 7. . После корректировки содержимое райр дов кода операции соответствует второму этапу фазировани . Сигнал о сравнении со второго, выхода схемы сравнени  9 поступает в блок 1, коггорый формирует сигнал Пересчет. этот, сигнал вьщаетс . из блока 1 на вход счетчика 13, из которого про .изводитс  вычитание 1, на вход счетчика 15, к которому производитс  добавление 1, и на вход блока 16, который осуществл ет контроль переполнени  счетчика 15 и выход за границу счета счетчика 13. Результат контрол  поступает на восьмой вход блока 1, который анализирует сигнал о нарушении работы счетчиков..

Если нарушени  в работе счетчиков не произошло, то содержимое .регистра 7 и счетчиков 13 и 15 в скорректированном виде записываютс  в ОЗУ.

Занесение содержимого регистра 8 в ОЗУ блокируетс  сигналом с п того выхода блока 1. Вместо содержимого регистра 8 в ОЗУ записываетс  константа , содержаща  в одном из четырех младших разр дов 1, котора  необходима дл  нарезки из информационной последовательности, поступающей из канала св зи в регистр 8, байтов огтределенного формата (5, б, 7, 8разр дов). Данна  1 оказываетс , таким образом, записанной перед информационной последовательное™ тью, накапливаемой в регистре 8, и сдвигаетс  в каждом промежуточном цикле вместе с ней. Когда 1 достигает старшего (8-го) разр да регистра , это означает, что байт накоплен . Данна  константа формируетс  в буферном регистре 10 сигналами из дешифратора б, определ ющего положение 1 в константе.

На этом выполнение данного промежуточного цикла заканчиваетс , а вместе с ним и выполнение первого этапа фазировани .

Если произошло нарушение в работе одного из счетчиков, то по сигналу дешифратора 16 в блок 1 прекращаетс  выполнение данного промежуточного цикла и производитс  попытка повторной , обработки запроса канала, как было описано.

В следующем промежуточном цикле после чтени  управл ющего слова ка,нала блок 1 анализирует состо ние разр дов кода операции регистра 7, которые указывают на второй этап фазировани .

Второй этап фазировани  заключаетс  в том, что сравнение информационных битов, прин тых из канала, . с константой фазировани  производит с  не в каждом промежуточном , как на первом этапе, а только после накоплени  байта заданного формата в регистре 8.

Далее дешифратор 14 анализирует состо ние счетчика 13. Если содержимое этого счетчика равно О, то дешифратор 14 вырабатывает сигнал, который поступает на вход блока 1, который фиксирует окончание (отсутст .Бие) второго этапа фазировани  и ор .ганизует чтение управл ющего слоза канала по приему из фиксированных  чеек пам ти оперативного запоминающего .устройства.

Если содержимое счетчика 13 не равно О, то начинаетс  выполнение второго этапа фазировани . Блок 1 формирует сигнал, по которому прочитанное управл ющее слово записыO ваетс  обратно в ОЗУ. Содержимое регистра 7 и счетчиков 13 и 15 записываютс  без изменени , а содержимое регистра 8 - со сдвигом на один разр д в сторону старших разр дов. При

5 записи содержимого регистра 8 в пам ть, в один из четырех его младших разр дов, определ емых дешифратором 6, из буферного регистра 10 добавл етс  бит информации, прин тый из канала в текущем промежуточ0 ном цикле. На этом .выполнение промежуточного цикла заканчиваетс .

Выполнение промежуточных циклов, св занных с накоплением байта, продолжаетс  до тех пор, пока дешифра5 тор 11 не обнаружит 1 в старшем разр де регистра 8.. котора  означает , что байт накоплен и его содер-. жимое со сдвигом на один разр д в сторону старших разр дов поступает

0 на схему сравнени  9. На третий вход этой схемы из блока 2 поступает бит информации, прин тый в данном промежуточном цикле. Бит информации добавл етс  к одному из младших разр дов

5 содержимого регистра 8, поступившего в тот же блок как было описано.

Блок 1 формирует сигналы дл  чтени  следующей константы фазировани  по адресу, формируемому блоком 17

0 на основании кода, поступающего от шифратора 3 (базового адреса), и содержимого счетчика 15 (индексного адреса). Константа фазировани  из пам ти через коммутатор 18 поступает на второй вход схемы сравнени  9

5 дл  сравнени  с накопленным байтом.

Если сравнени  .не произошло, то возобновл етс  первый этап фазировани , дл  чего по сигналу от блока 1 блок 17 формирует адрес  чеек па0 м ти, где хранитс  управл ющее слово фазировани . Адрес  чеек пам ти формируетс  на основании кода выбранного канала, выдаваемого шифраторЬм 3. Управл ющее слово фазирова5 ни  записываетс  в регистр 7, на счетчики 13 и 15 и затем по сигналу от блока 1 переписываетс  из регистров 7, 8 и счетчиков 13, 15 в ОЗУ в  чейки, где хранилось текущее управл ющее слово. Со следующего про0 межуточного цикла возобновл етс  первый этап фазировани , описанный ранее.

Если сравнение произошло, то схема сравнени  9 сообщает блоку 1, ко5

торый- сигналом с первого выхода корректирует счетчики 13 и 15.

Скорректированное управл ющее слово из регистра 7 и счетчиков 13 и 15 записываетс  в ОЗУ. При этом запись содержимого регистра 8 в ОЗУ блокируетс  сигналом с п того выхода блока 1. Вместо содержимого регистра 8 в ОЗУ записываетс  константа , содержаща  1 в одном из младших разр дов и формируема  в буферном регистре 10 как было описано. На этом данный промежуточный цикл заканчиваетс .

В следующем промежуточном цикле анализируетс  содержимое счетчика 13 дешифратором 14. Если содержимое счетчика 13 не равно нулю, то продолжаетс  второй .этап фазировани . Если содержимое счетчика 13 равно нулю, то второй этап фазировани  закончен и происходит чтение управл ющего слова канала по приему. Базовый адрес  чеек пам ти, где хранитс  управл ющее слово, поступает в блок 17 из шифратора 3. Индексный адрес  чеек пам ти, где хранитс  новое управл ющее слово, формируетс  блоком 17 по сигналу от блока Полностью сформированный адрес (базовый и индексный) выдаетс  в ОЗУ дл  чтени  новой управл ющей информации .

Управл ющее слово канала по приёму записываетс  на регистр 7, счетчик 13 и счетчик 15 и начинаетс  прием первого бита информации. При приеме информации происходит нарезка информационной последовательности , поступающей из канала на байты прин того формата, и размещение прин тых байтов внутри зоны канала по адресу, который выдает счетчик 15, а также формирование массивов заданной длины. Длина массива (число байтов в массиве) определ етс  счетчиком 13.

Прием информации из канала происходит следующим образом.

Каждый промежуточный цикл по приему после чтени  управл ющего слова канала на регистры и счетчики начинаетс  с анализа содержимого счетчика 13 дешифратором 14 и регистра 8 дешифратором 11.

Если в регистре 8 байт не накоплен , то по сигналу блока 1 содержиMCfe регистра 7, счетчиков 13 и 15 без изменени  записываетс  в ОЗУ. Сй)держимое регистра 8 в составе управл ющего слова записываетс  в ОЗУ со сдвигом на один разр д в сторону старшего. К освободившемус  младшему разр ду в буферном регистре 10 добавл етс  бит информации, прин той из канала св зи блоком 2.

Данные промежуточные циклы выполн ютс  до тех пор, пока в .регистре 8 не будет накоплен байт. Накопление байта определ етс  дешифратором 11 по по влению 1 в старшем разр де регистра 8. По сигналу дешифратора 11 блок 1 организует запись сформированного байта в ОЗУ.

Блок 17 по сигналу блока 1 формирует адрес  чейки, где должен быть размещен накопленный байт. Адрес  чейки формируетс  блоком 17 по коду канала (базовому адресу), поступающему от шифратора 3, и содержимому счетчика 15 (индексному адресу). После записи в ОЗУ накопленного байта блок 1 корректирует счетчик 13 (вычитает 1) и счетчик 15 (прибавл ет 1). Затем содержимое регистра 7 и счетчиков 13 и 1 в скорректированном виде записываетс  в ОЗУ. Запись содержимого регистра 8 в ОЗУ блокируетс  сигналом от блока 1. Вместо содержимого регистра 8 в ОЗУ из буферного регистра 10 записываетс  константа, содержаща  1 в одном из младших разр дов . Положение 1 в константе . определ етс  дешифратором 6. На это выполнение указанного промежуточного цикла заканчиваетс .

Чередование выполнени  описанных промежуточных циклов, св занных с накоплением очередного байта и размещением накопленного байта в ОЗУ, продолжаетс  до тех пор, пока содержимое счетчика.13 не станет равным нулю. Это означает, что массив инфомации по данному управл ющему слову прин т и необходимо выставить требование в процессор на обработку накопленного массива и прочесть новое управл ющее слово дл  продолжени  приема.

По сигналу от дешифратора 14 бло 1 организует чтени нового управл ющего слова.

Прочитанное из ОЗУ новое управл ющее слово, как было описано, заноситс  на регистр 7 и счетчики 13 и 15. в конце промежуточного цикла управл ющее слово с приформированны битом информации, прин тым из канала св зи в данном промежуточном цикле, записываетс  в ОЗУ, в  чейки где хранилось текущее управл ющее слово, но на этом выполнение данно .го промежуточного цикла не. заканчиваетс .

Блок 1 организует выставление требовани  на обработку массива в процессоре. Очередь организуетс  в специально отведенной зоне ОЗУ по приоритетам, которые хран тс  в регистре 7. Внутри приоритета очередь организуетс  по принципу последний пришел - последний в очереди. Каждому приоритету выделено две  чейки пам ти: в первой хранитс  перва  за вка в очереди, во второй - последн  . Дл  всех текущих за вок в

ОЗУ организована специальна  таблица .

После записи управл ющего слова канала в пам ть по сигналу блока 1 блок 17 формирует адрес  чейки, где хранитс  последн   за вка в очереди данного приоритета. Адрес формируетс  на основании номера приоритета хран щегос  в регистре 7. Содержимое прочитанной  чейки пам ти записываетс  на регистр 8, содержимое которого поступает на дешифратор 11.

Если содержимое регистра 8 равно нулю, то требований данного приоритета нет и по сигналу дешифратора 1 блок 1 организует запись требований обслуживаемого канала первым и последним в очередь, так как оно  вл етс  единственным требованием данного приоритета.

Требование канала на обработку массива представл ет собой код канала , по которому данный массив сформирован. Код канала поступает на второй вход коммутатора 5 от шифратора 3.

Сигналом блока 1 на коммутатор 5 разрешаетс  занесение требованийв ОЗУ. Если содержимое регистра 8 после записи на него последнего требовани  из очереди не равно нулю, то в очереди данного приоритета есть за вки.

По сигналу блока 1 блок 17 формирует адрес  чейки таблицы, где будет хранитьс  очередное требование данного приоритета. Адрес  чейки в блоке 17 формируетс  по содержимому регистра 8. Сформированные требовани  через коммутатор 5 и коммутатор 18 записываютс  в таблицу, отведенную дл  очередного требовани , в ОЗУ После записи за вки в таблицу происходит также запись данной за вки последней в очереди, как было описано .

После этого промежуточный цикл, св занный с выставлением за вки в процессор, заканчиваетс  и возобновл етс  новый цикл выполнени  описанных промежуточных циклов, св занных с приемом информации.

Выдача информации из устройства, происходит следующим образом. Промежуточные циклы, св занные с выдачей информации, аналогичны промежуточным циклам при приеме информации .

После чтени  управл ющей информации из пам ти на регистры 7, 8 и счетчики 13, 15 анализируетс  содержимое регистра 8 и счетчика 13. Если содержимое регистра 8 не равно нулю, то старший разр д регистра 8 записываетс  на элемент пам ти выбранного блока 2 дл  выдачи в канал св зи. Служебные признаки, хран щиес  на регистре 7 и характеризующие состо ние обмена по каналу, через

второй выход также записываютс  на элементы пам ти выбранного блока СВЯЗИ с блоком 2, После этого управл ющее слово записываетс  в ОЗУ: Содержимое регистра 7 и счетчиков 13 и 15 без изменени , а содержимое регистра 8 - со сдвигом на один разр д в сторону старших разр дов. На этом промежуточный цикл, св занный с выдачей битав канал св зи/ закончен .

0

Если содержимое регистра 8 равно нулю (кроме старшего разр да), это означает, что байт выдан в канал полностью, и по сигналу дешифратора 11 блок 1 формирует сигналы

5 дл  чтени  очередного байта из ОЗУ дл  выдачи в канал. По сигналу блока 1 блок 17 на основании кода канала , поступающего от шифратора 3 (базового адреса) и содержимого счетчика 15 (индексного адреса) формиру0 ет адрес чтени  байта. Прочитанный из пам ти байт записываетс  на регистр 8.

После этого содержимое старшего разр да регистра 8 и служебные сим5 воль из регистра 7 записываютс  на элементы пам ти блоков 2, Блок 1 корректирует счетчики 13 и 15. После этого управл ющее слово записываетс  в ОЗУ: содержимое регистра

D служебных признаков 7 без изменени , а содержимое счетчиков 13, 15 - в скорректированном виде. Содержимоерегистра 8 записываетс  в ОЗУ со сдв-игон на один разр д в сторону

5 старших разр дов. При этом К; содержимог 1у регистра к содержимому ре гистра 8 в один из четырех младших разр дов из буферного регистра 10 записываетс  1, необходима  дл 

0 определени  момента полной выдачи байта в канал,. Разр д, куда необходимо приформировать 1, определ етс  дешифратором б.

После этого промежуточный цикл, св занный с чтением очередного бай5 та из ОЗУ дл  выдачи в канал, заканчиваетс .

Чередование выполнени  описанных промежуточных циклов, св занных с выдачей бита информации в канал св 0 зи и с чтением очередного байта дл  последовательной выдачи в канал св зи , происходит до тех пор, пока содержимое счетчика 13 не станет равнУм нулю (массив информации, опреде5 ленный данным управл ющим словом, полностью выдан). После этого происходит чтение нового управл ющего слова дл  продолжени  обмена и выставитс  требование в процессор на подготовку очередного массива дл 

0 передачи.

Таким образом, устройство снимает с процессора функции, св занные с синхронизацией по кодовым последовательност м и требующие значительных

5

затрат производительности прбцессора , что значительно упрощает прогрг1ммную обработку информационных массивов и ускор ет их обработку. Кроме того, устройство производит запись требовани  на обработку информационного массива после окончани  обмена очередным массивом в ОЗУ что позвол ет сн ть жесткие ограничени  на реакцию процессора на требовани  по обработке массивов, так как их интенсивность по каждому каналу на несколько пор дков ниже, по сравнению со .скоростью их обрабоки процессором. Запись требовани  через пам ть позвол ет также высвободить значительную часть элементов процессора, зан тыхобработкой прерываний .

Claims (1)

1. Формула изобретени  Устройство дл  сопр жени  процессора с каналами св зи, содержащее М блоков св зи с каналом, группы входов-выходов которых  вл ютс  соответствующими группами входов-выходов синхронизации устройства, шифратор кода .канала, соединенный выходом с первым входом блока формировани  адреса пам ти, входом-выходом с адресным входом-выходом устройств а вторым входом - с первым выходом счетчика адреса, соединенного двусторонней св зью с коммутатором магистрали , дешифратор нул , выходом подключенный к первому входу блока управлени , первый выход и второй вход которого соединены соответственно со входом счетчика адреса и первым выходом регистра служебных признаков, соединенного двусторонней св зью с коммутатором магистрали , вход-выход которого  вл етс  информационным входом-выходом устройства , а первый и второй входы соединены соответственно с первым выходом регистра данных и вторым выходом бцока управлени , вход-выход которого  вл етс  управл ющим входомвыходом устройства, причем первый выход i-го блока св зи с каналом подключен к первому входу (i + 1)-г блока св зи с каналом (i 1, М-1)7 выход М-го и вход первого блоков св зи с каналом соединены соответственно с третьими входом и выходом блока управлени , четвертые вход и выход которого соответственно подключены ко вторым выходам и эходам блоков св зи с каналом, третьи выхрды которых соединены с соответствующими входами шифратора кода канала , отличающеес  тем, что, с целью повышени  пропускной способности, в устройство введены шифратор контрольного кода, дешифратор переполнени  счетчиков, дешифратор состо ни  регистра,данных, две схемы сравнени , буферный регистр, дешифратор типа байта и коммутатор

   требовани , причем четвертые выходы блоков св зи с каналом подключены к соответствующим входам шифратора контрольного кода, третьи входы ко второму выходу регистра служебны признаков, а четвертые входы - ко второму выходу регистра данных, третий выход которого через дешифратор состо ни  регистра данных подключен к п тому входу блока управлени , первый вход - к п тому выходу блока управлени , четвертый выход - к третьему входу блока формировани  адреса пам ти, а п тый выход и второй вход - соответственно к первым входу первой схемы сравнени  и выходу коммутатора магистрали, второй вход первой схемы сравнени  подключен к первому выходу коммутатора магистрали, первый выход и третий вход - соответственно к шестому и четвертому входам блока управлени , а четвертый вход - к первому входу буферного регистра и выходу дешифратора типа байта, входом соединенног с третьим выходом регистра служебны признаков, вход -и четвертый выход которого соединены соответственно со вторым выходом первой схемы сравнени  и первым входом второй схемы сравнени , второй вход и выход которой соединены соответственно с выходом шифратора контрольного кода и седьмым входом блока управлени шестой и седьмой выходы которого соединены соответственно со вторым входом буферного регистра и первым входом коммутатора требований, выходы которых подключены к первому входу кэммутатора магистрали, второй вход коммутатора требований соединен с выходом шифратора кода канала , вход и первый выход счетчики длины массива, соединенного двусторонней св зью с коммутатором магистрали , подключены соответственно к первому и второму входам дешифратора переполнени  счетчиков, третьим входом соединенного со вторым выходом счетчика адреса, а первым входом и выходом - соответственно с первым выходом и восьмью входом блока управлени , восьмой выход которого подключен к четвертому входу блока формировани  адреса пам ти, п тым входом соединенного с п тым выходом регистра служебных признаков , второй выход счетчика длины массива подключен ко входу дешифратора нул .

   Источники информации, прин тые во внимание при экспертизе

   1,Усольцев А. Г. и Кислин Б. П. Сопр жение дискретных каналов св зи с ЭВМ. IC, Св зь, 1973, гл. 4, 5.

   2,Авторское свидетельство СССР 525939, М. кл; G Об F 3/00, 1974 (прототип).