CN204374953U - 总线板卡 - Google Patents

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Abstract

本实用新型涉及一种总线板卡，包括一个以上收发装置，其中，收发装置包含了现场可编程门阵列、双端口、收发器电路和连接器，紧凑外设部件互连背板总线连接器通过外设部件互连总线与外设部件互连接口相连接，外设部件互连接口与一个以上收发装置的现场可编程门阵列分别相连接，外设部件互连接口通过控制信号与CPLD总线时序及译码逻辑模块相连接，CPLD线时序及译码逻辑模块与智能中央处理器相连接，CPLD总线时序及译码逻辑模块与所述一个以上收发装置的现场可编程门阵列分别相连接，每个FPGA分别一个连接双端口RAM和收发器电路，收发器电路与连接器相连接逻辑模块。该系统具有可靠性高、体积小、功耗低、图像压缩效率高、路数多等特点。

Description

总线板卡
技术领域
本实用新型涉及工控行业领域，尤其是一种总线板卡。
背景技术
总线板卡是一种印制电路板，简称PCB板，制作时带有插芯，可以插入计算机的主电路板(主板)的插槽中，用来控制硬件的运行，比如显示器、采集卡等设备，安装驱动程序后，即可实现相应的硬件功能。通常，把主板与声卡、显卡等合称板卡。
目前，市场上的同类产品一种总线板卡体积太大，功耗低，图像压缩效率低等问题。
有鉴于上述的缺陷，本设计人，积极加以研究创新，以期创设一种新型结构的总线板卡，使其更具有产业上的利用价值。
实用新型内容
为解决上述技术问题，本实用新型的目的是提供一种可扩展的总线板卡。
本实用新型的总线板卡，包括：紧凑外设部件互连背板总线连接器、外设部件互连接口、复杂可编程逻辑器件总线时序及译码逻辑模块、智能中央处理器、一个以上收发装置，其中，收发装置包含了现场可编程门阵列、双端口、收发器电路和连接器，所述紧凑外设部件互连背板总线连接器通过外设部件互连总线与外设部件互连接口相连接，外设部件互连接口与一个以上收发装置的现场可编程门阵列分别相连接，外设部件互连接口通过控制信号与复杂可编程逻辑器件总线时序及译码逻辑模块相连接，复杂可编程逻辑器件总线时序及译码逻辑模块与智能中央处理器相连接，复杂可编程逻辑器件总线时序及译码逻辑模块与所述一个以上收发装置的现场可编程门阵列分别相连接，每个FPGA分别一个连接双端口RAM和收发器电路，收发器电路与连接器相连接。
借由上述方案，本实用新型至少具有以下优点：该系统具有可靠性高、体积小、功耗低、图像压缩效率高、路数多等特点。
上述说明仅是本实用新型技术方案的概述，为了能够更清楚了解本实用新型的技术手段，并可依照说明书的内容予以实施，以下以本实用新型的较佳实施例并配合附图详细说明如后。
附图说明
图1是本实用新型总线板卡的结构示意图。
具体实施方式
下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。以下实施例用于说明本实用新型，但不用来限制本实用新型的范围。
参见图1所示，本实用新型提供一种总线板卡，包括：紧凑外设部件互连标准(Compact Peripheral Component Interconnect，简称：cPCI)背板总线连接器1、PCI 2、复杂可编程逻辑器件(Complex Programmable Logic，简称：CPLD)总线时序及译码逻辑模块3、智能中央处理器(CentralProcessing Unit，简称：CPU)4、五个现场可编程门阵列(Field－Programmable Gate Array，简称：FPGA)5、双端口随机存取存储器(Random-Access Memory，简称：RAM)6、收发器电路7和连接器8。其中，cPCI背板总线连接器1通过PCI总线与PCI 2相连接，PCI 2与五个FPGA 5分别相连接，PCI 2通过控制信号与CPLD总线时序及译码逻辑模块3相连接，CPLD线时序及译码逻辑模块3与智能CPU 4相连接，CPLD总线时序及译码逻辑模块3与五个FPGA 5分别相连接，每个FPGA 5分别与双端口RAM 6、收发器电路7相连接，收发器电路7与连接器8相连接。
该总线板卡符合GJB289A标准，即：6U cPCI结构，支持32Bits/33MHz PCI总线；五通道多功能1553数据通讯卡；1个BC(总线控制器)；0～31个RT(远程终端)；同时工作在BC、RT两个模式下；双冗余总线。
该总线板卡与市面上传统的双通道1553B板卡相比，具有五通道总线通信功能，具有体积小、集成度高和可靠性高的通道。
该总线板卡还采用标准支持3V/5V总线接口，不需要支持热插拔，信号接口由前面板引出，cPCI的P3/P4不布置信号，根据总线接口要求，适合采用标准PCI-Local bus的桥接芯片实现PCI总线接口，MIL-STD-1553总线。
具体的：每块板卡设计支持5通道冗余MIL-STD-1553B总线，生产时可根据需要选择焊接1-5通道的元器件。符合MIL-STD-1553B,GJB289A和GJB1188A中关于总线能力的相应要求。每通道的MIL-STD-1553B可支持BC/RT/BM功能，可提供不小于16Kbyte的独立缓冲区。根据需求，采用HY-CORE实现MIL-STD-1553B的逻辑功能，采用SRAM实现缓冲区扩展。接口芯片采用MIL-STD-1553B专用收发器和变压器实现。通过每通道独立的外部IO实现RT地址设置，输入信号采用开路/短路方式输入，板卡内置隔离28V电源。HY-CORE提供RT地址硬件设置功能，同时板卡需要提供隔离升压电源，以满足隔离IO的电源需求。各个通道间电源互相隔离。系统硬件设计结构如图1所示，FPGA作为通道单元的逻辑核心，和三条总线(PCI桥的Local Bus、SRAM的接口总线和ADSP-BF514F的异步总线)进行通信。FPGA的加载程序由ADSP-BF514F实现加载操作，ADSP-BF514的软件和FPGA程序保存在SFLASH中，可通过PCI实现在线更新。CPLD实现整个板卡的译码和接口时序控制。
以上所述仅是本实用新型的优选实施方式，并不用于限制本实用新型，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本实用新型的保护范围。

Claims (3)

1.一种总线板卡，其特征在于，包括：紧凑外设部件互连背板总线连接器、外设部件互连接口、复杂可编程逻辑器件总线时序及译码逻辑模块、智能中央处理器、一个以上收发装置，其中，收发装置包含了现场可编程门阵列、双端口、收发器电路和连接器，所述紧凑外设部件互连背板总线连接器通过外设部件互连总线与外设部件互连接口相连接，外设部件互连接口与一个以上收发装置的现场可编程门阵列分别相连接，外设部件互连接口通过控制信号与复杂可编程逻辑器件总线时序及译码逻辑模块相连接，复杂可编程逻辑器件总线时序及译码逻辑模块与智能中央处理器相连接，复杂可编程逻辑器件总线时序及译码逻辑模块与所述一个以上收发装置的现场可编程门阵列分别相连接，每个FPGA分别一个连接双端口RAM和收发器电路，收发器电路与连接器相连接。
2.根据权利要求1所述的总线板卡，其特征在于：所述总线板卡符合GJB289A标准。
3.根据权利要求1所述的总线板卡，其特征在于：所述收发装置的数量为五个。
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