CN204406395U - 一种cpci架构的高速通讯互联系统 - Google Patents

Abstract

本实用新型公开了一种CPCI架构的高速通讯互联系统，包括处理器、PCIe逻辑控制器、PCI逻辑控制器、主板管理控制器、南桥芯片、第一网卡控制器、第二网卡控制器、第三网卡控制器、第四网卡控制器和CPCI2mm连接器，PCI逻辑控制器的时钟信号和PCI控制信号分别通过时钟BUffer和3/8译码器与CPCI2mm连接器的PCI总线接口连接。本实用新型适用于国产处理器的应用，能够做到自主安全可控，消除了信息安全隐患，硬件成本更低，芯片相关的开发资源较多。

Description

一种CPCI架构的高速通讯互联系统

技术领域

本实用新型涉及涉及信息通讯技术领域，尤其涉及一种CPCI架构的高速通讯互联系统。

背景技术

信息安全已成为左右国家政治命脉、经济发展、军事强弱的关键因素，由于CPCI架构的高可靠性等优异性能，因此该架构在工业控制领域中的运用也越来越广泛。目前市场上CPCI主控板上实现高速通讯互联的方法主要采用国外处理器芯片(如Intel和Freescale芯片)方案，由于该硬件平台大都采用国外的CPU核心，无法做到自主安全可控，因此存在极大的信息安全隐患，且硬件成本较高，芯片相关的开发资源也较少。

实用新型内容

本实用新型的目的就在于为了解决上述问题而提供一种CPCI架构的高速通讯互联系统。

本实用新型通过以下技术方案来实现上述目的：

一种CPCI架构的高速通讯互联系统，包括处理器、PCIe逻辑控制器、PCI逻辑控制器、主板管理控制器、南桥芯片、第一网卡控制器、第二网卡控制器、第三网卡控制器、第四网卡控制器和CPCI 2mm连接器，所述处理器的第一PCIex8总线接口和所述主板管理控制器的第一时钟复位信号及控制信号的输出端均与所述CPCI 2mm连接器的PCIex8总线接口连接，所述处理器的第二PCIex8总线接口与所述PCIe逻辑控制器的PCIex8总线接口连接，所述处理器的维护接口与所述主板管理控制器的维护接口连接，所述主板管理控制器的第二时钟复位信号及控制信号输出端与所述PCIe逻辑控制器连接，所述主板管理控制器与所述南桥芯片通过LPC总线连接，所述PCIe逻辑控制器的第一PCIex1总线接口和第二PCIex1总线接口分别通过所述第一网卡控制器和所述第二网卡控制器与所述CPCI 2mm连接器的网络接口连接，所述PCIe逻辑控制器和所述PCI逻辑控制器的模式配置管脚均连接有配置电阻和耦合电容，所述PCIe逻辑控制器的第三PCIe x1总线接口与所述PCI逻辑控制器连接，所述PCIe逻辑控制器的第四PCIe x1总线接口和第五PCIe x1总线接口分别与所述第三网卡控制器和所述第四网卡控制器连接，所述PCIe逻辑控制器的第六PCIex1总线接口和第七PCIe x1总线接口分别连接有存储卡和显卡，所述存储卡的第一路SATA接口与所述PCIe逻辑控制器的第六PCIex1总线接口连接，所述存储卡的第二路SATA接口与所述CPCI 2mm连接器的连接，所述PCI逻辑控制器的七路PCI总线接口与所述CPCI 2mm连接器的PCI总线接口连接，所述PCI逻辑控制器的时钟信号和PCI控制信号分别通过时钟BUffer和3/8译码器与所述CPCI 2mm连接器的PCI总线接口连接，所述PCI逻辑控制器的第八路PCI总线接口与所述南桥芯片连接。

进一步地，所述CPCI 2mm连接器引出了1路PCIex8总线接口、7路PCI总线接口、2路网络接口和1路SATA接口，其中两路所述CPCI 2mm连接器的网络接口分别对应与所述第一网卡控制器和所述第二网卡控制器连接。

本实用新型的有益效果在于：

本实用新型适用于国产处理器的应用，能够做到自主安全可控，消除了信息安全隐患，硬件成本更低，芯片相关的开发资源较多。

附图说明

图1是本实用新型所述CPCI架构的高速通讯互联系统的结构框图。

具体实施方式

下面结合附图对本实用新型作进一步说明：

如图1所示，本实用新型包括处理器、PCIe逻辑控制器、PCI逻辑控制器、主板管理控制器、南桥芯片、第一网卡控制器、第二网卡控制器、第三网卡控制器、第四网卡控制器和CPCI 2mm连接器，处理器的第一PCIex8总线接口和主板管理控制器的第一时钟复位信号及控制信号的输出端均与CPCI 2mm连接器的PCIex8总线接口连接，处理器的第二PCIex8总线接口与PCIe逻辑控制器的PCIex8总线接口连接，处理器的维护接口与主板管理控制器的维护接口连接，主板管理控制器的第二时钟复位信号及控制信号输出端与PCIe逻辑控制器连接，主板管理控制器与南桥芯片通过LPC总线连接，PCIe逻辑控制器的第一PCIex1总线接口和第二PCIex1总线接口分别通过第一网卡控制器和第二网卡控制器与CPCI 2mm连接器的网络接口连接，PCIe逻辑控制器和PCI逻辑控制器的模式配置管脚均连接有配置电阻和耦合电容，PCIe逻辑控制器的第三PCIe x1总线接口与PCI逻辑控制器连接，PCIe逻辑控制器的第四PCIe x1总线接口和第五PCIe x1总线接口分别与第三网卡控制器和第四网卡控制器连接，PCIe逻辑控制器的第六PCIex1总线接口和第七PCIe x1总线接口分别连接有存储卡和显卡，存储卡的第一路SATA接口与PCIe逻辑控制器的第六PCIex1总线接口连接，存储卡的第二路SATA接口与CPCI 2mm连接器的连接，PCI逻辑控制器的七路PCI总线接口与CPCI 2mm连接器的PCI总线接口连接，PCI逻辑控制器的时钟信号和PCI控制信号分别通过时钟BUffer和3/8译码器与CPCI 2mm连接器的PCI总线接口连接，PCI逻辑控制器的第八路PCI总线接口与南桥芯片连接。

在本实施例中，CPCI 2mm连接器引出了1路PCIex8总线接口、7路PCI总线接口、2路网络接口和1路SATA接口，其中两路CPCI 2mm连接器的网络接口分别对应与第一网卡控制器和第二网卡控制器连接。

本实用新型所述CPCI架构的高速通讯互联系统，其中处理器选用申威处理器，第三网卡控制器和第四网卡控制器与PCIe逻辑控制器配套的PCIe设备，根据不同的需要可以选择其它种类的PCIe设备。

申威处理器引出了2路PCI-Express x8总线，其中1路PCI-Express x8总线通过耦合电容和板内阻抗控制，结合主板管理控制器引出的PCIe复位和差分参考时钟后，再由标准的CPCI 2mm连接器引出PCI-Express x8高速总线接口，其中需严格控制该高速接口在主板PCB的Layout走线和布局，使PCI-Express x8总线的数据传输速度达到20Gbps，即该PCIe总线接口通过CPCI 2mm连接器能够提供高达2.5GByte/s(1Byte＝8bit)的总线带宽，可满足外部PCIe高速设备对总线带宽的要求。

申威处理器引出的另1路PCI-Express x8总线用于主板内各功能设备的信号通道，而功能设备的接口种类多且大多采用PCI-Express x1接口，故申威处理器的现有接口无法满足功能设备的扩展需求，因此为解决申威处理器PCI-Expressx1接口资源不够的问题，技术上采用1个16通道的PCIe逻辑控制器，结合主板管理控制器引出的PCIe复位和差分参考时钟，再由配置电阻电容设置工作模式和写入Eeprom中的控制信息，将申威处理器引出的PCI-Express x8接口转换成7路PCI-Express x1总线接口，便于将PCI-Express x1接口在主板上就地扩展PCIe的高速功能设备，比如第一网卡控制器、第二网卡控制器、显卡和存储卡等外部功能设备，其中将2路PCIe网卡控制器的网络接口和存储卡引出的1路SATA接口也由CPCI 2mm连接器引出，进一步增强系统的设备扩展能力。

其次，为了符合6U CPCI标准规范架构，即后出CPCI接口需引出7路PCI接口信号，技术上采用可支持8路PCI接口扩展的PCI逻辑控制器，由配置电阻电容设置该控制器的工作模式，再将33MHz时钟经过时钟Buffer芯片扩展PCI时钟，并利用3/8译码器扩展控制PCI的GNT控制信号，最终将PCIe逻辑控制器引出的其中1路PCI-Express x1接口转换成8路PCI接口信号，其中1路PCI信号作为板载PCI设备(南桥芯片)使用，该南桥芯片和主板管理控制器之间通过LPC总线进行通讯交互，另7路PCI信号由CPCI接口引出用于扩展外部7路PCI设备，增强系统的PCI设备的扩展能力，使系统可作为符合CPCI规范的零槽主控器。

申威处理器是具有自主知识产权的国产高性能CPU，由于该处理器的外围接口较少，暂未见该处理器运用在6U CPCI工业架构中，且目前申威处理器的互联通讯接口也不能满足日益增长的外设需求。本发明的解决了国产处理器运用在CPCI主控板时通讯互联资源不够的弊端，采用一种在申威CPCI主控板上实现高速通讯互联的方法，实现了申威处理器运用于CPCI主控板上时高速通讯互联，增加了通讯接口资源，提高了CPCI主板扩展外设的灵活性，增强国产申威处理器的高速互联通讯能力，并进一步降低了CPCI主控板的硬件成本。

以上仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围内。

Claims (2)

1.一种CPCI架构的高速通讯互联系统，其特征在于：包括处理器、PCIe逻辑控制器、PCI逻辑控制器、主板管理控制器、南桥芯片、第一网卡控制器、第二网卡控制器、第三网卡控制器、第四网卡控制器和CPCI 2mm连接器，所述处理器的第一PCIex8总线接口和所述主板管理控制器的第一时钟复位信号及控制信号的输出端均与所述CPCI 2mm连接器的PCIex8总线接口连接，所述处理器的第二PCIex8总线接口与所述PCIe逻辑控制器的PCIex8总线接口连接，所述处理器的维护接口与所述主板管理控制器的维护接口连接，所述主板管理控制器的第二时钟复位信号及控制信号输出端与所述PCIe逻辑控制器连接，所述主板管理控制器与所述南桥芯片通过LPC总线连接，所述PCIe逻辑控制器的第一PCIex1总线接口和第二PCIex1总线接口分别通过所述第一网卡控制器和所述第二网卡控制器与所述CPCI 2mm连接器的网络接口连接，所述PCIe逻辑控制器和所述PCI逻辑控制器的模式配置管脚均连接有配置电阻和耦合电容，所述PCIe逻辑控制器的第三PCIe x1总线接口与所述PCI逻辑控制器连接，所述PCIe逻辑控制器的第四PCIe x1总线接口和第五PCIe x1总线接口分别与所述第三网卡控制器和所述第四网卡控制器连接，所述PCIe逻辑控制器的第六PCIex1总线接口和第七PCIe x1总线接口分别连接有存储卡和显卡，所述存储卡的第一路SATA接口与所述PCIe逻辑控制器的第六PCIex1总线接口连接，所述存储卡的第二路SATA接口与所述CPCI 2mm连接器的连接，所述PCI逻辑控制器的七路PCI总线接口与所述CPCI 2mm连接器的PCI总线接口连接，所述PCI逻辑控制器的时钟信号和PCI控制信号分别通过时钟BUffer和3/8译码器与所述CPCI 2mm连接器的PCI总线接口连接，所述PCI逻辑控制器的第八路PCI总线接口与所述南桥芯片连接。

2.根据权利要求1所述的CPCI架构的高速通讯互联系统，其特征在于：所述CPCI 2mm连接器引出了1路PCIex8总线接口、7路PCI总线接口、2路网络接口和1路SATA接口，其中两路所述CPCI 2mm连接器的网络接口分别对应与所述第一网卡控制器和所述第二网卡控制器连接。