KR100649778B1

KR100649778B1 - 슬레이브 장치의 휴지 모드 활성화

Info

Publication number: KR100649778B1
Application number: KR1020007014880A
Authority: KR
Inventors: 다타데브; 젠센루네에이치; 웡칼토; 타키세다이스케
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 1999-04-28
Filing date: 2000-04-14
Publication date: 2006-11-24
Also published as: US6393572B1; CN1302397A; KR20010071625A; CN1154906C; JP4437175B2; WO2000067101A1; DE60007702T2; JP2002543728A; EP1090343B1; DE60007702D1; EP1090343A1

Abstract

휴지 모드(sleepmode)의 활성화가 클록 신호의 중지(cessation)에 의해 이루어지는 마스터-슬레이브 구성(master-slave configuration)에서, 클록 신호의 중지를 예측하는 것에 의해 클록 신호의 중지를 검출하는 아날로그 장치(analog device) 또는 보조 클록(auxiliary clock)의 필요성이 없어진다. 클록 신호의 중지가 예측되면, 중지 전의 상태로 유지되는 클록 신호를 필요에 따라 사용하여 슬레이브 장치의 제어형 전력 다운을 실행한다. 아날로그 클록 중지 검출기에 대한 필요성을 제거되는 것에 의해, 아날로그 회로와 관련한 프로세스 공차의 제한이 회피될 수 있고, 설계의 신뢰성 및 견고성이 개선되며, 요구되는 테스트가 간단해져서, 장치의 비용이 감소된다. 마찬가지로, 보조 클록 발생기가 제거되면 장치 및 시스템의 비용 및 복잡성이 감소되고, 장치 및 시스템의 전체적인 신뢰성 및 테스트 용이성이 개선된다. 본 발명에 따르면, 장치들 사이에서 클록 신호의 생성을 수행할 것으로 예상 가능한 커맨드의 통신을 모니터링함으로써 클록 신호의 중지를 예측할 수 있다.

Description

슬레이브 장치의 휴지 모드 활성화{SLEEPMODE ACTIVATION IN A SLAVE DEVICE}

본 발명은 디지털 시스템과 관련된 분야에 관한 것으로서, 특히 주 장치(primary device) 및 보조 장치(secondary device), 또는 마스터 장치(master device) 및 슬레이브 장치(slave device) 구성을 이용하는 컴퓨터 시스템에 관한 것이다.

병렬 처리(parallel processing)는 때때로 컴퓨터 시스템 내에서 다양한 동시 작업(simultaneous tasks)을 수행하는데 이용된다. 수학 연산용 코프로세서(math coprocessors), 오디오 및 비디오 코프로세서 등과 같은 특수한 용도의 장치(special purpose devices)는 때때로 주요 프로세서(main processor)에서의 작업을 오프-로딩(off-load)하게 하는 데 사용되어 특수한 용도의 장치가 오프-로딩된 작업을 수행하는 것과 동시에 주요 프로세서가 다른 작업을 수행할 수 있게 한다.

통상적인 오프-로딩된 작업이란 예를 들면, 인텔 사(참조 문헌 1)에 의한 "Audio Codec '97 Rev 2.1" 스펙에 부합되는 장치로 대표되는 오디오 코덱(Codec : COder-DECoder)을 이용하여 오디오 정보를 코딩 및 디코딩하는 것이다. 오디오 코덱의 기본적인 작업은, 프로세서로부터 디지털 방식으로 인코딩된 정보를 수용(accept)하고, 스피커 또는 헤드셋(headset)에 대응하는 아날로그 오디오 신호를 제공하는 것과, 마이크로폰으로부터 아날로그 오디오 정보를 수용하여 처리 시스템에 디지털 방식으로 인코딩된 정보를 제공하는 것이다.

멀티미디어 기능(multimedia capabilities)에 대한 수요가 증가하는 것에 의해, 컴퓨터 시스템 내에서 다중 코덱을 사용하는 것이 점차 통상적인 것으로 되어가고 있다. 참조된 AC'97 스펙 내의 다중 코덱 구성의 아키텍처는 다중 인스턴스 장치(multiple-instance devices)의 다른 구성에서 사용되는 아키텍처와 유사하다. 상호 접속 로지스틱(interconnection logistics)을 용이하게 하기 위해, 다중 코덱은 도 1에서 예시된 바와 같이 상호 간에 병렬로 동작하도록 구성된다. 도 1은 AC'97 디지털 제어기(110) 및 3개의 코덱(121∼123)에 대해 도시한다. 컴퓨터 시스템에 대한 동기화(synchronization) 및 제어 요구를 용이하게 하기 위해, 다중 코덱(121) 중의 하나는 주 코덱(primary codec) 또는 마스터 코덱(master codec)으로 표시하고 다른 코덱(122, 123)은 각각 보조 코덱(secondary codec) 또는 슬레이브 코덱(slave codec)으로 표시한다. 각 코덱(121∼123)의 고유한 식별은 각 코덱의 식별자 비트인 ID0 및 ID1과 연관된 값에 의해 이루어지고, 2개의 식별 비트를 갖는다는 것은 최대 4개의 코덱을 고유하게 식별할 수 있게 한다. 다른 다중 장치 시스템은 더 많거나 적은 다중 인스턴스를 적용하도록 더 많거나 적은 비트를 이용할 수 있다. 전형적인 AC'97 구성에 있어서, 코덱은 로직 0 버스(140) 또는 로직 1 버스(141)에 고정된(tied) 외부 핀을 통해 고유 식별자를 할당받는다. 도 1에 도시된 바와 같이. 주 코덱(121)의 식별 비트(ID0, ID1)는 로직 0 버스(140)에 접속되고, 그에 따라서 주 코덱(121)의 식별 또는 어드레스는 "00"이 된다. 유사한 방식으로 코덱(122, 123)의 어드레스는 각각 "01" 및 "10"이 된다. 본 기술 분야에서 통상적으로, 식별 비트의 극성(polarity)은 반전(reverse)될 수 있고, 본 명세서에 제시된 특정한 값은 오로지 예시를 위한 것이다.

도 1의 디지털 제어기(110)는 각각의 코덱(121∼123)에 병렬로 통신하는 단일 데이터 출력 포트(SDATA_OUT)(132)를 구비한다. 디지털 제어기는 각 코덱의 상술된 고유한 어드레스를 이용하여 적절한 정보, 또는 데이터의 프레임을 적절한 코덱으로 라우팅(route)한다. 도 2는 다중 코덱 구성에서 동작하도록 구성되는 종래 기술의 코덱(120)(여기에서 코덱(121∼123)은 인스턴스(instance)임)을 나타낸다. 도 2에는 SDATA_OUT(132)를 통하여 제어기(110)(도 2에 도시되지 않음)로부터 데이터의 각각의 프레임을 수신하는 입력 프레임 버퍼(210)가 도시되어 있다. 데이터의 각 프레임은 프레임이 예정되어 있는 장치 및 그 장치에 요구된 동작을 식별하는 어드레스 필드(212) 및 커맨드 필드(214)를 포함한다. 도시하지 않았으나, 각각의 프레임은 또한 전형적으로 제어 비트, 에러 필드 비트, 상태 비트(status bits) 등과 같은 보조 비트 및 데이터 비트를 포함한다.

코덱(120)은 프레임의 어드레스 필드(212)를 코덱(120)의 특정 인스턴스의 식별 비트인 ID0(200) 및 ID1(201)에 할당된 로직 값과 비교하는 것에 의해서, 해당 코덱이 데이터 프레임의 의도된 수신처인지 여부를 판정하는 어드레스 검출기(220)를 포함한다. 어드레스 필드(212)가 식별 비트(200, 201)와 매칭(match)한다면, 칩 선택 신호(CS)(221)가 어서트된다. 칩 선택 신호(221)가 어서트될 때, 커맨드 프로세서(230)는 커맨드(214)를 처리하고 신호 프로세서(240)를 위한 적절한 커맨드 및 파라미터를 통신하여 이러한 커맨드(214)를 실행한다. 칩 선택 신호(221)가 어서트되지 않으면, 커맨드 프로세서는 해당 커맨드(214)를 무시하고 신호 프로세서(240)는 이 코덱에 어드레싱되었던 이전의 커맨드로부터 인터럽트되지않고 유지되어 있는 모든 처리를 자유롭게 계속 수행한다. 이러한 방식으로, 공통 SDATA_OUT(132)를 통해 수신된 무관한 프레임 데이터의 처리에 대해 최소의 시간을 부여하면서, 각 코덱(121∼123)은 그의 주 신호 처리 기능을 수행하기 위한 시간을 제공받는다.

도 2에는 휴지 회로(sleep circuit) 또는 전력 차단 회로(power-down circuit)(290)가 도시되어 있다. 특정 장치(120)에 어드레싱된 휴지 커맨드(214)를 수신하면, 장치(120)는 최소의 전력을 소비하는 모드가 된다. 본 기술 분야에서 통상적인 기술을 이용하면, 휴지 회로(290)는 장치(120) 내의 노드가 저전력을 소비하는 상태가 되게 하는 데 요구되는 제어 로직을 포함하고, 필요한 경우에, 장치(120)가 활성 모드, 즉 더 높은 전력 모드로 다시 활성화(awakened)될 때까지 보존되어야 하는 어떠한 데이터도 저장하도록 요구되는 제어 로직을 포함한다. 전형적으로, 장치의 전력 차단은 다중 단계 프로세스(multi-step process)로서, 통상적으로, 휴지 회로(290)는 순차 장치(sequential devices)(클록 신호(131)는 이러한 장치를 위해 요구되는 클록 신호를 제공함)를 포함하고, 필요에 따라 장치(120) 내의 다른 순차 장치를 포함한다.

전형적인 마스터-슬레이브 구성에서, 마스터 장치는 때때로 모든 장치들에 대해 공통적인 작업을 담당한다. 예를 들어, 전형적인 AC'97 코덱의 작업은 제어기(110)와의 통신을 위한 클록 신호(BIT_CLK)(131)를 제공하는 것이다. AC'97 다중 코덱 구성에서, 주 코덱(121)의 작업은 클록 신호(131)를 출력으로서 제공하는 것이고, 각각의 보조 코덱(122∼123)은 이러한 클록 신호를 입력으로서 수신해야 한다. 전형적으로 이러한 공통 클록 신호는 제어기와 각각의 마스터 및 슬레이브 장치들이 동기화되게 하는 데 이용된다.

그러나, 마스터 장치는 클록 신호를 제공하기 때문에, 마스터 장치의 전력 차단은 각각의 슬레이브 장치에 대한 클록 신호를 중지시키고, 이러한 중지는 슬레이브 장치들의 후속 동작에 악영향을 줄 수 있는데, 이는 특히 슬레이브 장치가 그 상태를 유지하기 위해서 주기적으로 리프레싱(refreshed)되어야 하는 동적 메모리를 포함하는 경우에 더욱 그러하다. 또한, 클록 신호의 중지는, 노드들이 잠재적인 전력 소모 상태로 유지되게 하는 것에 의해 전력 차단 동작 또는 휴지 모드(sleepmode) 동작의 유효성에 악영향을 미칠 수 있다.

클록의 중지 후의 제어형 전력 차단(a controlled power-down)을 실행하기 위해서, 슬레이브 장치는 클록이 중지되었다는 것을 인식해야 하고, 그 이후에 적절한 동작을 수행함으로써 소정의 필요한 메모리 컨텐츠를 저장해야 하고, 모든 노드들이 최소 전력 소모 상태가 되도록 해야 한다. 도 2는 BIT_CLK(131)가 그의 전이를 중지한 후 제어형 전력 차단을 수행하는 클록 중지 검출기(260)의 통상적인 사용을 도시한다. "원샷(one-shot)" 타이밍 회로(timing circuit) 등과 같은 아날로그 회로는 사전 결정된 시간 주기 후에 클록 신호(131)의 부재를 검출하기 위해 클록 중지 검출기(260) 내에서 사용될 수 있다. 이와 다르게, 때로는 디지털 회로를 이용하여 클록 신호(131)의 부재를 검출하는데 이용되는 보조 클록 신호(231)를 생성하는 보조 클록 발생기(250)가 제공되기도 한다. 전형적으로, 보조 클록 발생기(250)는 외부 결정(external crystal)을 필요로 하는 결정 구동 회로(crystal drive circuit)이고, 이것으로 인해 시스템의 비용 및 복잡도가 증가하게 된다. 장치의 전력 차단은 일반적으로 순차적 프로세스이므로, 공통 클록 신호(131)의 중지를 검출한 후에 보조 클록 신호(231)를 또한 사용하여 순차적 전력 차단 프로세스를 실행하게 하는 클록 신호를 제공한다.

발명의 개요

본 발명의 목적은 공통 클록 신호의 중지를 검출하는데 통상적으로 이용되는 아날로그 회로를 제거함으로써, 슬레이브 장치로서 구성 가능한 회로의 비용을 감소시키는 것이다. 본 발명의 다른 목적은 공통 클록 신호의 중지를 검출하기 위해 보조 클록 신호를 생성할 필요성을 제거함으로써, 슬레이브 장치로서 구성 가능한 회로의 비용을 감소시키는 것이다. 본 발명의 또 다른 목적은 공통 클록 신호의 중지 후에 사용되는 보조 클록 신호를 생성할 필요성을 제거함으로써, 슬레이브 장치로서 구성 가능한 회로의 비용을 감소시키는 것이다. 본 발명의 또 다른 목적은 이러한 장치의 신뢰성 및 견고성을 향상시키는 것이다. 본 발명의 또 다른 목적은 종래의 AC'97 부합형 코덱에 비해서 제조 및 테스트가 용이한 다중 코덱 구성에서 이용하기에 적합한 AC'97 부합형 코덱을 제공하는 것이다.

본 발명의 이러한 목적 및 다른 목적은, 클록 신호의 중지를 예측하는 수단을 제공하여 클록 신호의 중지를 특별하게 검출할 필요성을 제거함으로써 달성된다. 클록 신호 중지가 예상되면, 중지되기 전 상태로 남아있는 클록 신호를 필요에 따라 사용하여 슬레이브 장치의 제어형 전력 차단을 실행한다. 아날로그 클록 중지 검출기에 대한 필요성을 제거함으로써, 아날로그 회로와 관련된 프로세스 공차 제한을 회피할 수 있고, 설계의 신뢰성 및 견고성이 향상되며, 요구되는 테스트가 간단해지고, 그로 인해 장치의 비용이 감소된다. 유사한 방식으로, 보조 클록 발생기를 제거함으로써 장치의 시스템 비용 및 복잡도가 감소되고, 시스템 및 장치의 전체적인 신뢰성 및 테스트 가능성이 향상된다. 본 발명에 따르면, 클록 신호 중지의 예상은 장치들 사이에서 클록 신호의 생성에 영향을 미칠 것으로 예측 가능한 커맨드의 통신을 모니터링함으로써 이루어진다.
본 발명은 첨부된 도면을 참조하여 보다 상세하게, 또한 예로서 설명되었다.

도 1은 종래 기술의 마스터-슬레이브 장치 구성의 일례를 도시하는 도면.

도 2는 클록 중지 검출기(clock cessation detector)를 구비하는 슬레이브 장치의 일례를 도시하는 도면.

도 3은 본 발명에 따른 클록 중지 예측기(clock cessation anticipator)를 구비하는 슬레이브 장치의 일례를 도시하는 도면.

본 발명은 클록 신호의 생성에 영향을 주는 커맨드를 관찰 또는 "탐색(snooping)"함으로써 클록 신호의 제어형 중지(controlled cessation)를 예상할 수 있다는 인식을 기초로 한다.

도 3은 도 1의 예시적인 다중-코덱 구성에서 사용하기에 적합한 AC'97 부합형 코덱(320)의 예시적인 블록도를 도시한다. 도 3에서, 도 1 및 도 2에서와 동일한 참조 번호를 갖는 아이템은 이러한 도면을 참조하여 상술된 아이템과 동일한 기능을 수행한다. 이해를 용이하게 하기 위해서 본 명세서에 제시된 다중 코덱 애플리케이션의 일례는 전형적인 마스터-슬레이브 구성에 대한 실례(paradigm)로써 제공된 것이다. 본 발명은 다중 AC'97 코덱의 예를 이용하여 제시되었으나, 당업자라면 본 명세서에서 제시된 원리가 유사하게 구성된 마스터-슬레이브 장치에서도 적용될 수 있다는 것을 인식할 것이다. 또한 "마스터" 및 "슬레이브"라는 용어는 본 명세서에서 일반적인 의미로 사용되었는데, 마스터 장치는 클록 신호(clock signaling)를 제공하는 장치이고 슬레이브 장치는 마스터 장치로부터 클록 신호를 수신하는 장치라는 것을 유의해야 한다.

도 3의 예시적인 코덱(320)에서, 클록 중지 예측기(360)는 클록 신호(131)를 중지시킬 것으로 예상 가능한 임의의 커맨드를 검출하는 데 사용된다. AC'97 부합형 주 코덱(compliant primary codec)의 일례에서, 예를 들면 어드레싱된 코덱의 "전력 차단 레지스터(Powerdown Register)"의 "PR4" 비트(레지스터 '26H의 비트 12)를 설정하는 커맨드는 제어기(110)와 어드레싱된 장치 사이의 "오디오 코덱 링크(Audio Codec Link)"(AC-link)를 셧-다운(shut down)하고 그의 외부 클록을 턴-오프(turn off)한다. AC'97 부합화 주 모뎀 코덱의 경우에서와 유사하게, 보조 모뎀 AFE 상태 및 제어 레지스터(Miscellaneous Modem AFE Status and Control Register)"의 "MLNK" 비트(레지스터 '56H의 비트 12)를 설정하는 것은 또한 AC-링크를 셧-다운되게 하는 커맨드이다. AC'97 부합화 코덱의 일례에서, 주 코덱이 제어기(110)로부터 AC-링크를 셧-다운시키는 어느 하나의 커맨드를 수신할 때, BIT_CLK(131) 클록 신호는 주 코덱에 의해 로우(low)로 유지될 것이다. 다른 장치 구성은 클록 신호를 중지시키는 유사한 한정된 커맨드 및 어드레스의 세트를 가질 것이다. 예시적인 클록 중지 예측기(360)는 주 코덱에 어드레싱된 이러한 클록 중지 커맨드를 검출하도록 설계된다. 클록 중지 예측기(360)는 입력 프레임 버퍼(210)로부터 어드레스(212) 및 커맨드(214)를 수신한다. 클록 중지 예측기(360)는 어드레스 검출기(370) 및 휴지-커맨드 검출기(sleep-command detector)(380)를 포함한다. 어드레스 검출기(370)는 장치(들)의 어드레스를 검출하도록 구성되고, 클록을 중지시키는 커맨드를 수신할 수 있다. 이러한 예에서, AC'97 스펙은 주 코덱의 어드레스를 "00"으로 규정하고, 각 보조 코덱의 어드레스를 비-00 조합으로 규정한다. NOR 게이트(375)는 어드레스(212) 입력이 AC'97 사양에 대응하여 00일 때에만 주 선택 신호(371)를 어서트한다.

휴지 커맨드 검출기(380)는 주 선택 신호(371)가 어서트될 때 인에이블링되어, 주 코덱이 어드레싱되었다는 것을 나타내고, 커맨드(214)가 클록 중지를 발생시키는 상술된 커맨드 중의 하나일 때에는 예측된 클록 중지 신호(381)를 어서트한다. 이러한 휴지 회로(390)는 장치(320)에 대해 특정하게 어드레싱되는 휴지 커맨드에 대해 응답하는 것에 추가하여, 휴지 회로(390)가 또한 장치(320)를 전력 차단 휴지 모드가 되도록 예측된 클록 중지 신호(381)에 대해 응답하는 것을 제외하면, 도 2의 휴지 회로(290)와 유사하다. 즉, 예를 들어, 본 발명의 원리에 따르면, 어드레스(212)가 주 코덱 어드레스가 00임을 나타내고, 커맨드(214)가 상술된 "PR4" 비트 또는 "MLNK" 비트를 로직값 1로 설정한 것으로 나타낼 때, 휴지 회로(390)는 장치(320)를 휴지 모드가 되게 하는 요구된 제어 신호를 제공한다. 이러한 장치(320)는 마스터 코덱을 휴지 모드가 되게 할 수 있는 커맨드의 통신을 검출하는 것과 동시에, 마스터 코덱이 해당 커맨드를 검출할 수 있도록 하기 때문에, 이러한 장치(320)는 마스터 코덱이 제어형 전력 차단 동작을 실행하는 것과 동일한 시간량(amount of time)을 가질 것이다. 즉, 예를 들면, 주 코덱이 휴지 모드 커맨드를 수신한 후에 그 자체의 프로그래밍된 설정을 유지하고 자체의 노드를 저 전력 소비 상태(low power consuming state)로 설정하는 데 있어서 3개의 클록 사이클을 필요로 한다면, 보조 코덱(320)은 자신의 프로그래밍된 설정을 유지하고 자신의 노드를 저 전력 소비 상태로 설정하는 데 있어서 위와 동일한 3개의 클록 사이클을 갖게 되는데, 이러한 3개의 클록 사이클은 마스터 장치가 휴지 모드로 될 때까지 BIT_CLK(131) 클록 신호의 연속성에 의해 제공될 것이다. 이러한 방식으로, 주 코덱이 BIT_CLK(131) 클록 신호의 생성을 중지할 때, 보조 코덱(320)은 그의 휴지 모드 상태에 있게 되고, 보조 클록 신호는 추가적인 순차적 동작을 실행하도록 요구되지 않는다.

클록 신호(131)의 중지를 예측하는 것의 다른 중요한 장점으로는 코덱이 전력 차단되는 동안에 사용될 인터럽트 생성 회로(interrupt generation circuitry)를 인에이블링하는데 필요한 시간 및 클록 신호를 코덱에 제공한다는 것이다. 예를 들면, 전화선 상의 벨소리(ringing)는 코덱(320)이 휴지 모드 상태로부터 활성 상태로 재개하도록 요구하는 인터럽트(interrupt)를 생성할 수 있다. 이러한 인터럽트는 SDATA_IN(133)를 하이(high)로 구동시키는 코덱에 의해서 AC'97 디지털 제어기(110)에 대해 시그널링(signaled)된다. 그러므로, 인터럽트 생성이 이루어질 수 있게 하는 코덱(320) 내의 회로는, 코덱(320)이 전력 차단될 때 인에이블링되어야 한다. 클록 신호(131)의 중지를 예측하는 다른 측면은, 코덱(320)이 전형적으로 입력 프레임(예를 들면, 클록을 중지시키는 커맨드가 검출되는 프레임)의 나머지 프레임을 폐기하도록 요구되고, AC'97 디지털 제어기(110)가 윔 리셋(warm reset)(134)을 발행(issue)하고, 코덱(320)이 활성 모드, 즉 고전력 모드에서의 정규 동작으로 재개한 이후에 전체적으로 새로운 프레임을 수신할 준비가 된다는 것이다.

BIT_CLK(131) 클록 신호의 중지는 클록 중지 예측기(360)에 의해 예측되기 때문에, 아날로그 타이밍 회로 및 보조 클록 중 어느 것도 실제 클록의 중지를 검출하도록 요구되지 않는다는 것을 유의해야 한다. 아날로그 클록 중지 검출기에 대한 필요성을 제거함으로써, 아날로그 회로와 연관된 프로세스 공차 제한을 회피할 수 있고, 디자인의 신뢰성 및 견고성이 개선되며, 요구되는 테스트가 간소화될 수 있어서, 장치의 비용이 감소될 수 있다. 유사한 방식으로, 보조 클록 발생기의 제거는 장치의 복잡도를 감소시키고, 전체적인 장치 및 시스템의 비용, 신뢰성 및 테스트 가능성(testability)을 향상시킨다.

상술된 내용은 단지 본 발명의 원리를 예시한 것일 뿐이다. 따라서 당업자라면 본 명세서에서 명시적으로 설명 및 도시되지 않았으나, 본 발명의 원리를 포함하고, 그에 따라 본 발명의 정신 및 범주 내에 속하는 여러 장치를 도출할 수 있다는 것을 인식할 것이다. 예를 들면, 클록 중지 커맨드는 클록 신호의 중지를 발생시키는 것으로서 제시되었다. 몇몇 시스템에서, 소정의 커맨드는 클록 신호의 조건부 중지(conditional cessation)를 발생시킬 수 있다. 즉, 클록의 중지는 휴지 커맨드 검출기(380)에 의해 모니터링되는 커맨드(214)에 포함되지 않는 다른 인자 또는 파라미터에 의존할 수 있다. 이러한 시스템에서, 장치(320)는 조건부 중지 커맨드의 검출 시에 휴지 모드가 되고, 이후에 클록 신호가 그의 예측된 중지 시간 후에 발생할 때 휴지 모드로부터 벗어날 수 있다. 이러한 방식으로, 클록 중지 커맨드는 장치(320)에 부여된 커맨드와 동일한 신호 라인(SDATA_OUT)(131) 상에서 발생된 것으로 예시되었다. 당업자에게 명확한 바와 같이, 클록 중지 예측기(360)에 대한 입력은 장치(320)를 위한 클록 신호의 생성에 영향을 주는 커맨드 또는 신호를 포함할 수 있는 임의의 다른 신호 라인을 제공하도록 적절히 변형될 수 있다.

이러한 장치(320)는 하드웨어, 소프트웨어 또는 이들의 조합으로 구현될 수 있다. 예를 들면, 신호 프로세서(240)는 전기 회로로서 구현될 수 있는 한편, 커맨드 프로세서(230) 및 휴지 커맨드 검출기(380)는 내장형 프로세서 내에서 작동하는 펌웨어 프로그램(firmware program) 또는 별도의 처리 시스템 상에서 작동하는 프로그램으로 구현될 수 있다. 예시적인 장치 구조 및 기능 분할은 오로지 예시를 목적으로 도면 내에 제시되었다. 예를 들면, 커맨드 프로세서(230)가 전형적으로 보조 장치(320)에 특정하게 어드레싱된 휴지 커맨드를 검출하는데 사용되는 휴지 커맨드 검출기를 포함할 수 있기 때문에, 휴지 커맨드 검출기(380)는 커맨드 프로세서(230) 내에서 구현될 수 있다. 이와 유사하게, 휴지 회로(390)의 기능은 장치(320) 전체에 걸쳐서 분포될 수 있다. 유사한 방식으로, 각각의 기능 블록과 연관된 작업은 전형적으로 채택된 기술에 의존할 것이다. 예를 들면, CMOS 장치는 어떤 로직 상태에서도 최소 파워를 소비하므로, 휴지 회로(39)는 저 전력 상태를 획득하기 위해 장치(320)의 CMOS 구현 내에서 노드를 제어할 필요가 없고, 제어 신호를 공급하는 것만으로 스펙이 저전력 모드를 요구하는 어떠한 상태로도 장치(320)의 출력 핀을 설정할 수 있다. 당업자라면 이러한 여러 장치 및 그 외의 장치가 명백할 것이고, 이하의 청구항의 의도되는 범주 내에 속한다는 것이 명확할 것이다.

참조 문헌

Claims

마스터 장치(a master device)(121)에 의해 생성된 클록 신호(a clock signal)(131)를 이용하여 작동하도록 구성되는 슬레이브 장치(a slave device)(122)로서 사용하기에 적합한 처리 장치(a processing device)(320)로서,

상기 클록 신호(131)에 따라 작동하도록 구성되는 신호 프로세서(240)-상기 신호 프로세서(240)는 활성 모드(an active mode) 및 휴지 모드(a sleep mode)를 가짐-와,

상기 마스터 장치(121)에 대한 입력(132)을 모니터링하여 상기 클록 신호(131)의 중지(cessation) 전에 예측 신호(an anticipation signal)(381)를 제공하도록 구성되는 클록 중지 예측기(a clock cessation anticipator)(360)와,

상기 클록 중지 예측기(360) 및 상기 신호 프로세서(240)에 동작 가능하게 결합되어, 상기 예측 신호(381)에 따라서 상기 신호 프로세서(240)를 휴지 모드가 되게 하는 휴지 회로(a sleep circuit)(390)

를 포함하는 처리 장치.
제 1 항에 있어서,

상기 마스터 장치(121)에 대한 상기 입력(132)은 주 장치 어드레스(a primary device address)에 의해 식별되고,

상기 클록 중지 예측기(360)는,

상기 주 장치 어드레스가 상기 마스터 장치(121)에 대한 상기 입력(132)에서 검출될 때 주 선택 신호(a primary select signal)(371)를 어서트(assert)하도록 구성되는 주 어드레스 검출기(370)와,

상기 마스터 장치(121)에 대한 상기 입력(132)에서의 상기 주 선택 신호(371) 및 클록 중지 커맨드에 따라서 상기 예측 신호(381)를 제공하도록 구성되는 휴지 커맨드 검출기(a sleep command detector)(380)

를 포함하는 처리 장치.
제 2 항에 있어서,

상기 처리 장치(320)에 대한 입력(132)은 상기 주 장치 어드레스와 구별되는 보조 장치 어드레스(a secondary device address)에 의해 식별되고,

상기 처리 장치(320)는 상기 보조 장치 어드레스가 상기 처리 장치(320)에 대한 상기 입력(132) 상에서 검출될 때 칩 선택 신호(a chip select signal)(221)를 어서트하도록 구성되는 보조 어드레스 검출기(220)와,

상기 처리 장치(320)에 대한 상기 입력(132) 상의 상기 칩 선택 신호(221) 및 클록 중지 커맨드에 따라서 상기 신호 프로세서(240)를 휴지 모드가 되게 하는 커맨드 프로세서(230)

를 더 포함하는 처리 장치.
제 3 항에 있어서,

상기 처리 장치(320)에 대한 상기 입력(132)은 상기 마스터 장치(121)에 대한 상기 입력(132)을 포함하는 처리 장치.
코덱(a codec)(320)으로서,

어드레스 필드(212) 및 커맨드 필드(214)를 포함하는 입력 프레임(a input frame)을 저장하는 입력 프레임 버퍼(an input frame buffer)(210)와,

활성 모드 및 휴지 모드를 가지는 신호 프로세서(240)와,

상기 어드레스 필드(212)가 제 1 어드레스를 포함할 때 주 선택 신호(a primary select signal)(371)를 어서트하는 제 1 어드레스 검출기(370)와,

상기 어드레스 필드(212)가 제 2 어드레스를 포함할 때 칩 선택 신호(221)를 어서트하는 제 2 어드레스 검출기(220)와,

상기 커맨드 필드(214)가 휴지 커맨드를 포함하고, 상기 주 선택 신호(371) 및 상기 칩 선택 신호(221) 중 적어도 하나가 어서트될 때 상기 신호 프로세서(240)를 상기 휴지 모드가 되게 하는 휴지 제어기(a sleep controller)(390)

를 포함하는 코덱.
제 5 항에 있어서,

상기 커맨드 필드(214)가 상기 휴지 커맨드를 포함할 때 상기 휴지 제어기(390)에게 통지하는 휴지 커맨드 검출기(380)를 더 포함하는 코덱.
제 5 항에 있어서,

상기 신호 프로세서(240)는 상기 제 1 어드레스에 대응하는 장치 어드레스를 갖는 주 장치(121)에 의해 제공되는 클록 신호(131)에 따라 작동하는 코덱.
제 5 항에 있어서,

상기 코덱(320)은 AC'97 부합화 코덱(compliant codec)인 코덱.
주 코덱(a primary codec)(121) 및 적어도 하나의 보조 코덱(320)을 포함하는 복수의 코덱(121∼123)-상기 복수의 코덱(121∼123) 각각은 연관된 코덱 어드레스를 가짐-과,

상기 복수의 코덱(121∼123)에 대해 프레임들을 통신하는 디지털 제어기(110)-상기 프레임들 각각은 어드레스 필드(212) 및 커맨드 필드(214)를 포함함-

를 포함하되,

상기 적어도 하나의 보조 코덱(320)은,

상기 디지털 제어기(110)로부터 통신되는 각각의 프레임을 저장하는 입력 프레임 버퍼(210)와,

활성 모드 및 휴지 모드를 가지는 신호 프로세서(240)와,

상기 어드레스 필드(212)가 제 1 어드레스를 포함할 때 주 선택 신호(371)를 어서트하는 제 1 어드레스 검출기(370)와,

상기 어드레스 필드(212)가 제 2 어드레스를 포함할 때 칩 선택 신호(221)를 어서트하는 상기 제 2 어드레스 검출기(220)와,

상기 커맨드 필드(214)가 휴지 커맨드를 포함하고, 상기 주 선택 신호(371) 및 상기 칩 선택 신호(221) 중 적어도 하나가 어서트될 때 상기 신호 프로세서(240)를 상기 휴지 모드가 되게 하는 휴지 제어기(390)

를 포함하는 시스템.
제 9 항에 있어서,

상기 적어도 하나의 보조 코덱(320)은 상기 커맨드 필드(214)가 상기 휴지 커맨드를 포함할 때 상기 휴지 제어기(390)에게 통지하는 휴지 커맨드 검출기(380)를 더 포함하는 시스템.
제 9 항에 있어서,

상기 신호 프로세서(240)는 상기 제 1 어드레스에 대응하는 장치 어드레스를 가지는 주 장치에 의해 제공되는 클록 신호(131)에 따라 작동하는 시스템.
제 11 항에 있어서,

상기 주 장치는 상기 주 코덱(121)인 시스템.
제 9 항에 있어서,

상기 시스템은 AC'97 부합화 시스템인 시스템.
제 9 항에 있어서,

상기 복수의 코덱(121∼123)에 의해 처리될 오디오 정보(audio information)를 디지털 제어기(110)에 대해 통신하여 오디오 정보 처리를 오프-로딩(offloads)하는 컴퓨터 장치(a computing device)를 더 포함하는 시스템.