KR20010071625A

KR20010071625A - 슬레이브 디바이스에서의 휴지 모드 활성화

Info

Publication number: KR20010071625A
Application number: KR1020007014880A
Authority: KR
Inventors: 다타데브; 젠센루네에이치; 웡칼토; 타키세다이스케
Original assignee: 롤페스 요하네스 게라투스 알베르투스; 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 1999-04-28
Filing date: 2000-04-14
Publication date: 2001-07-28
Also published as: US6393572B1; CN1302397A; CN1154906C; JP4437175B2; KR100649778B1; WO2000067101A1; DE60007702T2; JP2002543728A; EP1090343B1; DE60007702D1; EP1090343A1

Abstract

휴지모드의 활성화가 클럭 신호의 중지에 의해 행해지는 마스터 슬레이브 구성에서, 클럭 신호의 중지를 예상함으로써 클럭 신호의 중지를 검출하기 위한 아날로그 장치 혹은 보조 클럭에 대한 필요성이 없어진다. 클럭 신호의 중지를 예상하면, 중지 이전의 나머지 클럭 신호는 슬레이브 장치의 제어형 전력 다운을 실행시키는데 요구된 대로 사용된다. 아날로그 클럭 중지 검출기에 대한 필요성을 제거함으로써, 아날로그 회로와 관련한 프로세스 허용오차의 억제가 방지될 수 있으며, 설계에 대한 신뢰도 및 강건성이 개선되며, 필요한 테스트가 간소화되어, 장치의 비용이 감소된다. 마찬가지로, 보조 클럭 발생기의 제거는 장치 및 시스템의 비용 및 복잡성을 감소시키며, 장치 및 시스템의 전체 신뢰도 및 테스트가능성을 개선시킨다. 본 발명에 따르면, 클럭 신호의 생성을 실행하는데 예상할 수 있는 커맨드에 대한 디바이스간의 통신을 모니터링함으로써 클럭 신호의 중지를 예상할 수 있다.

Description

슬레이브 디바이스에서의 휴지 모드 활성화{SLEEPMODE ACTIVATION IN A SLAVE DEVICE}

병렬 처리는 계산 시스템내에서 다양한 동시 작업(simultaneous tasks)을 수행하는데 종종 사용된다. 수학 코프로세서(math coprocessors), 오디오 및 비디오 코프로세서등과 같은 특정 목적 디바이스(special purpose devices)는 특정 목적 디바이스가 주 프로세서로부터의 작업을 오프로드(off-load)시켜 주 프로세서로 하여금 다른 작업을 수행하도록 하는데 사용되는 동시에 특정 목적 디바이스는 오프로드된 작업을 동시에 수행한다.

통상적인 오프로드된 작업이란 예를 들면, 인텔사(참조 1)에서 제조된 "음성 코덱 '97 개정 2.1(Audio Codec '97 Rev 2.1)"사양에 따르는 디바이스로 대표되는 음성 코덱(COder-DECoder)을 이용하여 음성 정보를 코딩 및 디코딩하는 것이다.음성 코덱의 기본적인 작업은 프로세서로부터 디지탈적으로 인코딩된 정보를 수용(accept)하여 스피커 또는 헤드폰(headset)에 대응 아날로그 신호를 제공하고, 마이크로폰으로부터 아날로그 신호 정보를 받아들어 처리 시스템에 디지탈적으로 인코딩된 정보를 제공하는 것이다.

멀티미디어 처리 능력(multimedia capabilities)에 대한 증가하는 수요로 인해, 컴퓨터 시스템내에 다중 코덱을 사용하는 것은 점차 범용화되어 졌다. AC'97사양으로 참조되는 다중 코덱 구성의 아키덱쳐는 다중 인스탄스 디바이스(multiple-instance devices)의 다른 구성에서 사용된 바와 유사하다. 상호접속 로직을 용이하게 하기 위해, 다중 코덱은 도 1에서 예시된 바와 같이 상호간에 병렬로 동작하도록 구성된다. 도 1은 AC'97 디지탈 제어기(110) 및 세개의 코덱(121-123)을 예시한다. 컴퓨터 시스템상의 동기화(synchronization) 및 제어 요구를 용이하게 하기 위해, 다중 코덱(121) 중 하나는 주(primary),또는 마스터 코덱(master codec)으로 나타내지고 다른 코덱(122,123) 각각은 보조(secondary), 또는 슬레이브 코덱(slave codec)이다. 각각의 코덱(121-123)의 고유 식별은 각각의 코덱의 식별자 비트 ID0 및 ID1과 연관된 값을 통하여 획득되며, 두개의 식별 비트를 갖는다는 것은 최대 4개의 코덱이 고유하게 식별가능하도록 한다. 다른 다중 디바이스 시스템은 더 많은 또는 더 적은 다중 인스탄스를 적용하는데 더 많은 또는 더 적은 비트를 이용할 수 있다. 전형적인 AC'97 구성에 있어서, 코덱은 로직 0 버스(140) 또는 로직 1 버스(141)에 접속되는(tied) 외부 핀을 통하여 고유 식별자가 할당된다. 도 1에 예시된 바와 같이. 주 코덱(121)의 식별 비트 ID0 및ID1은 로직 0 버스(140)에 접속되므로, 주 코덱(121)의 식별, 또는 어드레스는 "00"이다. 유사한 방식으로 코덱(122,123)의 어드레스는 "01" 및 "10" 제각각이다. 본 기술 분야에 통상적인 바에 따르면, 복수의 식별 비트는 순서가 역전(reverse)될 수 있으므로, 여기에서 존재된 특정 값은 단지 예시를 목적으로 한다.

도 1의 디지탈 제어기(110)는 코덱(121-123) 각각이 병렬 상태로 통신되는 단일 데이터 출력 포트 SDATA_OUT(132)를 갖는다. 디지탈 제어기는 적절한 정보, 또는 데이터의 프레임을 적절한 코덱으로 라우팅(route)시키기 위해 전술된 각각의 코덱의 고유 어드레스를 이용한다. 도 2는 다중 코덱 구성에서 동작하도록 구성되는 종래 기술인 코덱(120)(코덱(121-123)은 인스탄스(instance)임)을 예시한다. 도 2에 예시된 바는 SDATA_OUT(132)를 통하여 제어기(110)(도2에 도시되지 않음)로부터의 데이터 각각의 프레임을 수신하는 입력 프레임 버퍼(210)이다. 데이터 각각의 프레임은 프레임이 의도하는 디바이스 및 그 디바이스에 요구된 동작을 식별하는 어드레스 필드(212) 및 커맨드 필드(214)를 포함한다. 예시된 바는 아니지만, 각각의 프레임은 또한 전형적으로 데이터 비트, 제어 비트, 에러 필드 비트, 상태 비트(status bits)등과 같은 보조 비트를 포함한다.

코덱(120)은 프레임의 어드레스 필드(212)를 특정 코덱(120)의 인스탄스의 식별 비트 ID0(200) 및 ID1(201)에 할당된 로직 값과 비교함으로써 그것이 데이터 프레임의 의도된 수신인지 어떤지를 판정하는 어드레스 검출기(220)를 포함한다. 어드레스 필드(212)가 식별 비트(200,201)에 매칭(match)한다면, 칩 선택신호(CS)(221)가 어서트된다. 칩 선택 신호(221)가 어스트될 때, 커맨드 프로세서(230)는 커맨드(214)를 처리하고 신호 프로세서(240)를 위한 적절한 커맨드 및 파라미터와 통신하여 이 커맨드(214)를 획득한다. 칩 선택 신호(221)가 어서트되지 않으면, 커맨드 프로세서는 커맨드(214)를 무시하고 신호 프로세서(240)은 이 코덱에 어드레스되지 않았던 이전 커맨드로부터의 임의의 남아있는 처리를 자유롭게 계속 수행한다. 이러한 방식으로, 공통 SDATA_OUT(132)를 통해 수신되는 관련없는 프레임 데이터 처리에 최소 시간을 할당(devote) 하는 동안 각각의 코덱(121-123)에 이들의 주 신호 처리 기능을 수행하기 위해 시간이 제공된다.

도 2에 예시된 것은 휴지, 또는 파워-다운 회로(power-down:290)이다. 특정 디바이스(120)에 어드레스된 휴지 커맨드(214)의 수신에 따라, 디바이스(120)는 최소 파워를 소비하는 모드에 위치한다. 본 기술분야의 기술을 이용하여, 휴지 회로(290)는 디바이스(120)의 노드가 저 전력 소비 상태에 놓이도록 보장하기 위해 필요한 제어 로직을 포함하며, 필요하다면, 디바이스(120)가 활성, 비교적 높은 모드로 다시 재개(awakened)될 때까지 보존되도록 요구되는 임의의 데이터를 저장하는데 필요한 제어 로직을 포함한다. 전형적으로, 디바이스의 전력 다운은 다중 단계 프로세스(multi-step process)이다. 통상적으로, 휴지 회로(290)는 연속하는 순차 장치(sequential devices)를 포함하고 클럭 신호(131)은, 요구된 바와 같이 디바이스(120)내에서 이들 디바이스 및 다른 순차 장치를 위해 필요한 클럭 시그널을 제공한다.

전형적인 마스터 슬레이브 구성에서, 마스터 장치는 때로는 모든 장치들에대해 공통인 작업에 대한 책임이 있다. 예를 들어, 전형적인 AC'97 코덱의 임무는 제어기(110)와의 통신을 위한 클럭킹 신호 BIT_CLK(131)를 제공하는 것이다. AC'97 다중 코덱 구성에서, 주 코덱(121)은 출력으로서 클럭킹 신호(131)를 제공할 임무가 있으며, 각각의 보조 코덱(122-123)은 이러한 클럭킹 신호를 입력으로서 수신해야 한다. 전형적으로 이러한 공통 클럭킹 신호는 제어기와 각각의 마스터 및 슬레이브 장치들의 동기화를 보장하는데 이용된다.

그러나, 마스터 장치는 클럭킹 신호를 제공하기 때문에, 마스터 장치의 전력 다운은 각각의 슬레이브 장치에 대한 클럭킹 신호를 중지시키며, 이것은 슬레이브 장치들의 후속 동작에 악영향을 미치는데, 슬레이브 장치가 그 상태를 유지하기 위해서는 주기적으로 리프레싱(refreshed)되어야 하는 동적 메모리를 포함하는 경우 특히 그러하다. 또한, 클럭킹 신호의 중지는 노드들을 잠재적인 전력 소모 상태로 남김으로써 전력 다운 혹은 휴지모드(sleepmode) 동작의 유효성에 악영향을 미칠 수 있다.

클럭의 중지 후의 제어형 전력 다운(a controlled power-down)를 수행하기 위해, 슬레이브 장치는 클럭이 중지된 것을 인식해야 하며, 그 후 적절한 동작을 수행함으로써 소정의 필요한 메모리 내용을 보호하고, 모든 노드들이 최소 전력 소모 상태가 되도록 보장해야 한다. 도 2는 BIT_CLK(131)가 전이를 중지한 후 제어형 전력 다운을 수행하기 위한 클럭 중지 검출기(260)의 통상적인 이용을 도시하고 있다. "원샷(one-shot)" 타이밍 회로와 같은 아날로그 회로가 클럭 중지 검출기(260)에 이용되어 사전결정된 주기 이후의 클럭 시그널링(131)의 부재를 검출할 수 있다. 이와 달리, 때로는 보조 클럭 발생기(250)가 제공되어, 디지털 회로를 이용하여 클럭킹 신호(131)의 부재를 검출하는데 이용되는 보조 클럭킹 신호(231)를 생성한다. 전형적으로, 보조 클럭 발생기(250)는 외부 크리스탈을 필요로 하는 크리스탈 구동 회로(crystal drive circuit)이며, 그로 인해 시스템 비용 및 복잡도가 증가하게 된다. 장치의 전력 다운은 일반적으로 순차 프로세스이므로, 공통 클럭 신호(131) 중지의 검출 후에 보조 클럭킹 신호(231)가 또한 사용되어 클럭 시그널링을 제공함으로써 순차적인 전력 다운 프로세스를 수행한다.

발명의 개요

본 발명의 목적은 공통 클럭킹 신호의 중지를 검출하는데 공통적으로 이용되는 아날로그 회로를 제거함으로써, 슬레이브 장치로서 구성가능한 회로의 비용을 감소시키는 것이다. 본 발명의 또다른 목적은 공통 클럭킹 신호의 중지를 검출하기 위한 보조 클럭킹 신호를 생성할 필요성을 제거함으로써, 슬레이브 장치로서 구성가능한 회로의 비용을 감소시키는 것이다. 본 발명의 또다른 목적은 공통 클럭킹 신호의 중지 후에 사용하기 위한 보조 클럭킹 신호를 생성할 필요성을 제거함으로써, 슬레이브 장치로서 구성가능한 회로의 비용을 감소시키는 것이다. 본 발명의 또다른 목적은 이들 장치의 신뢰도 및 강건성(reliability and robustness)을 향상시키는 것이다. 본 발명의 또다른 목적은 통상적인 AC'97 호환 코덱보다 제조 및 테스트가 보다 용이한 다중 코덱 구성에서 이용하기에 적합한 AC'97 호환 코덱을 제공하는 것이다.

이들 및 다른 목적은 클럭 신호의 중지를 예상하는 수단을 제공하여 클럭 신호의 중지를 명확히 검출할 필요성을 제거함으로써 달성된다. 클럭 신호 중지를 예상시, 중지 이전의 남아있는 클럭 시그널링이 슬레이브 장치의 제어형 전력 다운을 수행하는데 필요한 것으로서 사용된다. 아날로그 클럭 중지 검출기에 대한 필요성을 제거함으로써, 아날로그 회로와 관련된 프로세스 허용도 제약(process tolerance constaints)을 회피할 수 있고, 설계의 신뢰도 및 강건성이 향상되며, 필요한 테스트가 간소화되고, 그러 인해 디바이스의 비용이 감소된다. 유사한 방법에서, 보조 클럭 발생기의 제거는 디바이스의 시스템 비용 및 복잡도를 감소시키고, 시스템 및 장치의 전체 신뢰도 및 테스트가능성을 향상시킨다. 본 발명에 따르면, 클럭 신호 중지의 예상은 클럭 신호의 생성에 영향을 미치는 것으로 예상될 수 있는 커맨드에 대한 장치들 간의 통신을 모니터링함으로써 수행된다.

본 발명은 디지탈 시스템 분야, 특히 주 및 보조(primary and secondary), 즉 마스터 및 슬레이브(master and slave) 디바이스 구성을 사용하는 컴퓨터 시스템 분야에 관한 것이다.

도 1은 종래 기술인 마스터-슬레이브 디바이스 구성의 실시예를 예시한다.

도 2는 종래 기술인 클럭 중지 검출기(clock cessation detector)를 가지는 슬레이브 디바이스의 실시예를 예시한다.

도 3은 본 발명에 따른 클럭 중지 예측기(clock cessation anticipator)를 가지는 슬레이브 디바이스의 실시예를 도시한다.

본 발명은 클럭 신호의 제어형 중지(controlled cessation)가 클럭 신호의 생성에 영향을 미치는 커맨드를 관찰함으로써 또는 "탐색(snooping)"함으로써 예측될 수 있는 관찰에 기반한다.

도 3은 도 1의 다중-코덱 구성의 실시예에서의 사용에 적절한 AC'97 호환 코덱(320)의 블럭도의 예시도를 도시한다. 도 3에서, 도 1 및 도 2와 동일한 참조 번호를 가지는 목록은 이들 형상을 참조하여 전술된 바와 같은 동일한 기능을 수행한다. 다중 코덱 애플리케이션의 실시예는 용이한 이해를 위해 여기에서 전형적인 마스터-슬레이브 구성을 위한 실례(paradigm)로써 제공된다. 본 발명이 다중 AC'97 코덱 실시예를 이용하여 존재할지라도, 여기에서 존재하는 원리는 당업자에 의해 유사하게 구성된 마스터-슬레이브 디바이스에서도 응용가능한 것으로 인식될 것이다. 또한 "마스터" 및 "슬레이브"라는 용어는 여기에서 상식적인 의미로 - 마스터 디바이스는 클럭 시그널링(clock signaling)을 제어하는 디바이스이고 슬레이브 디바이스는 마스터 디바이스로부터 클럭 시그널링을 수신하는 디바이스임 - 사용된다는 것에 유의해야 한다.

도 3의 코덱(320)의 실시예에서, 클럭 중지 예측기(360)는 클럭 신호(131)의 중지을 수행할 수 있는 것으로 예상될 수 있는 임의의 커맨드를 탐색하는데 사용된다. AC'97 부합 주 코덱(compliant primary codec)의 실시예에서, 예를 들면 어드레스된 코덱의 "전력다운 레지스터(Powerdown Register)"의 "PR4" 비트는 어드레스된 코덱 제어기(110)와 어드레스된 디바이스 사이의 "음성 코덱 링크(Audio CodecLink)를 셧 다운(shut down)시키고 그것의 외부 클럭을 턴 오프시킨다. 유사하게, AC'97 부합 주 모뎀 코덱의 경우에, 보조 모뎀 AFE 상태(Miscellaneous Modem AFE Status) 및 제어 레지스터의 "MLNK" 비트를 설정하는 것은 또한 AC-링크를 셧 다운시키는 커맨드이다. AC'97 부합 코덱의 실시예에서, BIT_CLK(131) 클럭 신호는 주 코덱이 AC-링크를 셧 다운시키기 위해 제어기(110)로부터 어느 하나의 커맨드를 수신할 때 주 코덱에 의해 로우(low)로 유지될 것이다. 다른 디바이스 구성은 클럭 시그널링을 중지시키는 유사한 한정된 커맨드 및 어드레스를 가질 것이다. 대표적인 클럭 중지 예측기(360)는 주 코덱에 어드레스되는 이들 클럭-중지 커맨드를 탐색하도록 설계된다. 클럭 중지 예측기(360)는 입력 프레임 버퍼(210)로부터 어드레스(212) 및 커맨드(214)를 수신한다. 클럭 중지 예측기(360)는 어드레스 검출기(370) 및 휴지-커맨드 검출기(sleep-command detector:380)를 포함한다. 어드레스 검출기(370)는 디바이스 또는 디바이스들의 어드레스를 검출하기 위해 구성되며, 커맨드를 수신하여 클럭을 중지시킬 수 있다. 본 실시예에서, AC'97 사양은 주 코덱의 어드레스를 "00"으로 그리고 보조 코덱의 어드레스 각각을 비-00으로 규정한다. NOR 게이트(375)는 어드레스(212) 입력이 AC'97 사양에 대응하는 00일 때만 주 선택 신호(371)를 어서트한다.

휴지 커맨드 검출기(380)는 주 선택 신호(371)가 어서트될 때 이네이블해져, 주 코덱이 어드레스된다는 것을 나타내고, 이는 커맨드(214)가 클럭 중지으로 귀착되는 전술된 커맨드 중 하나일 때 예측된 클럭 중지 신호(381)를 어서트한다. 휴지 회로(390)는 디바이스(320)에 명백히 어드레스되는 휴지 커맨드에 대해 응답하는 것 외에, 휴지 회로(390)가 또한 디바이스(320)를 전력-다운 휴지 모드에 두기 위해 예측된 클럭 중지 신호(381)에 응답하는 것을 제외하면 도 2의 휴지 회로(290)와 유사한다. 즉, 예를 들어, 본 발명의 원리에 따르면, 어드레스(212)가 00의 주 코덱 어드레스를 나타내고 커맨드(214)가 전술된 "PR4" 비트 또는 "MLNK'의 설정을 1의 로직값으로 나타낼 때, 휴지 회로(390)는 디바이스(320)를 휴지 모드로 두기 위해 요구된 제어 신호를 제공한다. 디바이스(320)는 마스터 코덱을 휴지 모드로 둘 수 있는 커맨드의 통신을 검출함과 동시에 마스터 코덱이 그 커맨드를 검출할 수 있도록 하기 때문에, 디바이스(320)는 제어형 전력-다운 동작을 수행하도록 마스터 코덱과 같이 시간양(amount of time)를 가질것이다. 즉, 예를 들면, 주 코덱이 휴지 모드 커맨드의 수신 이후 그것의 프로그램된 설정을 유지하고 그것의 노드를 저 전력 소비 상태(low power consuming state)로 설정하기 위해 3 클럭 사이클을 요구한다면, 보조 코덱(320)은 그것의 프로그램된 설정을 유지하고 그것의 노드를 저 전력 소비 상태로 로 설정하기 위해 이들과 동일한 3 사이클을 가질것이며, 이들 3 클럭 사이클은 마스터 디바이스가 휴지 모드로 들어갈 때 까지 BIT_CLK(131) 클럭 시그널링에 연속하여 제공될 것이다. 이러한 방식으로, 주 코덱이 BIT_CLK(131) 클럭 시그널링의 생성을 중지시킬 때, 보조 코덱(320)은 그것의 휴지 모드 상태에 있을 것이며, 보조 클럭 시그널링은 후속하는 순차적인 동작을 획득할 것을 요구하지 않는다.

클럭 시그널링(131)의 중지를 예측하는 또 다른 중요한 장점으로는 코덱이 전력 다운되는 동안 사용을 위해 인터럽트 생성 회로(interrupt generationcircuitry)를 이네이블하게 하는데 필요한 시간 및 클럭 신호가 코덱에 제공된다는 것이다. 예를 들면, 전화선상의 벨소리(ringing)는 그것의 휴지 모드 상태로부터 활성 상태를 재개하는 코덱(320)을 요구하는 인터럽트(interrupt)을 생성할 수 있다. 이 인터럽트는 SDATA_IN(133)를 하이로 구동시키는 코덱에 의해 AC'97 디지탈 제어기(110)로 시그널링된다. 그러므로, 인터럽트 생성이 발생하는 것을 허여하는 코덱(32)의 회로는 전력 다운된다. 클럭 시그널링(131)의 중지를 예측하는 또 다른 측면은 코덱(320)이 전형적으로 들어오는 프레임, 예를 들면 클럭을 중지시키는 커맨드가 검출되는 프레임의 리마인더를 폐기시키고 AC'97 디지탈 제어기(110)가 윔 리셋(warm reset:134)을 발행(issue)하고 코덱(320)이 활성(active), 즉 높은 전력 모드에서 정규 동작을 재개한 이후에 전체적으로 새로운 프레임을 수신할 준비가 요구되어진다.

BIT_CLK(131) 클럭 시그널링의 중지가 클럭에 의해 예측되기 때문에, 아날로그 타이밍 및 보조 클럭 어느 것도 실제 클럭 중지를 검출하는 것을 요구하지 않는다는 것에 유의해야 한다. 아날로그 클럭 중지 검출기에 대한 필요성을 제거함으로써, 아날로그 회로도와 연관된 프로세스 허용도 제약(process tolerance constraints)을 회피할 수 있고 디자인의 신뢰도 및 강건성(robustness)이 개선되고 필요한 테스트가 간소화될 수 있으므로, 디바이스의 비용을 감소시킬 수 있다. 유사한 방식으로, 보조 클럭 발생기의 제거는 디바이스의 시스템 비용 및 복잡도를 감소시키며 시스템 및 전체 디바이스의 신뢰도 및 테스트가능성(testability)을 향상시킨다.

전술된 설명은 단지 본 발명의 원리를 예시할 뿐이다. 당업자라면 본 명세서에서 명시적으로 기술되고 도시되지 않을 지라도 본 발명의 원리를 구현하며 따라서 그것의 사상 및 범주내에서 다양한 장치를 고안해낼 수 있다는 것을 이해해야 한다. 예를 들면, 클럭 중지 커맨드는 클럭 신호의 중지를 수행하는 것으로 알려져왔다. 소정 시스템에서, 일정한 커맨드는 클럭 신호의 잠정적인 중지을 발생시킬 수 있다. 즉, 클럭의 중지은 휴지 커맨드 검출기(380)에 의해 모니터링되는 커맨드(214)에 포함되지 않는 다른 요소 및 다른 파라미터에 따를 것이다. 이러한 시스템에서, 디바이스(320)는 조건 중지 커맨드의 검출에 따라 휴지모드로 들어가도록 구성될 수 있고, 이후에 클럭 신호가 그것의 예측된 중지 시간 이후에 발생할 때 휴지 모드를 빠져나갈 수 있다. 동일한 방식으로, 클럭 중지 커맨드는 동일한 신호 라인 SDATA_OUT(131)상에 디바이스(320)에 관한 커맨드로서 발생되는 바와 같이 예시된다. 당업자에게는 자명한 바와 같이, 클럭 중지 예측기(360)에 대한 입력은 디바이스(320)를 위한 클럭 시그널링의 생성에 영향을 미치는 커맨드 또는 신호를 포함할 수 있는 임의의 다른 신호 라인을 제공하기 위해 적절히 변경될 수 있다.

디바이스(320)는 하드웨어, 소프트웨어 또는 이들의 조합으로 구현될 수 있다. 예를 들면, 신호 프로세서(240)는 전기 회로로서 구현될 수 있는 반면에, 커맨드 프로세서(230) 및 휴지 커맨드 검출기(380)는 내장형 프로세서내에서 동작하는 펌웨어 프로그램으로 또는 개별적인 처리 시스템상에서 동작하는 프로그램으로 구현될 수 있다. 실시예 디바이스 구조 및 함수의 파티셔닝(partitioning)은 예시적인 목적용의 피쳐로 존재한다. 예를 들면, 커맨드 프로세서(230)가 전형적으로 보조 디바이스(320)에 명백히 어드레스된 휴지 커맨드를 검출하는데 사용되는 휴지 커맨드 검출기를 포함할 수 있기 때문에, 휴지 커맨드 검출기(380)는 커맨드 프로세서(230)내에서 구현될 수 있다. 유사하게, 휴지 회로(390)의 기능은 디바이스(320) 전체에 걸쳐서 분포될 수 있다. 유사한 방식으로, 각각의 기능 블럭과 연관된 작업은 전형적으로 채택된 기술에 따를 것이다. 예를 들면, CMOS 디바이스는 어느 한편의 로직 상태에서 최소 파워를 소비하며, 이에 따라 휴지 회로(39)는 저 전력 상태를 달성하기 위한 디바이스(320)의 CMOS 구현내에서 로드를 제어할 필요가 없이 디바이스의 출력핀을 사양이 저 전력 모드에서의 어떠한 상태를 요구하든지, 그 상태에 디바이스(320)의 출력핀을 설정하는 제어 신호를 제공할 뿐이다. 이들 다양한 장치 및 다른 장치는 당업자에게는 명백할 것이며 이하 청구항의 의도된 범주내에 존재할 것이다.

참조

Claims

마스터 디바이스(121)에 의해 생성되는 클럭 신호(131)를 이용하여 동작되도록 구성되는 슬레이브 장치(122)로서의 사용에 적절한 처리 디바이스(320)에 있어서,

상기 클럭 신호(131)에 따라 동작하도록 구성되는 신호 프로세서(240) - 상기 신호 프로세서(240)는 활성 모드(an active mode) 및 휴지 모드(a sleep mode)를 가짐 - 와,

상기 클럭 신호(131)의 중지 전에 예측 신호(an anticipation signal:381)를 제공하기 위해 상기 마스터 디바이스(121)에 대한 입력(132)를 모니터링하도록 구성되는 클럭 중지 예측기(a clock cessation anticipator:360)와,

상기 클럭 중지 예측기(360) 및 상기 신호 프로세서(240)에 동작 가능하게 결합되어, 상기 신호 프로세서(240)를 상기 예측 신호(381)에 따른 휴지 모드로 두도록 구성되는 휴지 회로(a sleep circuit:390)

를 포함하는 처리 디바이스.
제 1 항에 있어서,

상기 마스터 디바이스(121)에 대한 입력(132)은 주 디바이스 어드레스(a primary device address)에 의해 식별되고, 상기 클럭 중지 예측기(360)는

상기 주 디바이스 어드레스가 상기 마스터 디바이스(121)에 대한 상기 입력(132)상에서 검출될 때 주 선택 신호(371)를 어서트(assert)하도록 구성되는 주 어드레스 검출기(370)와, 상기 마스터 디바이스(121)에 대한 상기 입력(132)상의 주 선택 신호(371) 및 클럭 중지 커맨드에 따른 상기 예측 신호(381)를 제공하도록 구성되는 휴지 커맨드 검출기(380)

를 포함하는 처리 디바이스.
제 2 항에 있어서,

상기 처리 디바이스(320)에 대한 입력(132)은 주 디바이스 어드레스와 구별되는 보조 디바이스(a secondary device)에 의해 식별되고,

상기 처리 디바이스(320)는 상기 보조 디바이스 어드레스가 상기 처리 디바이스(320)에 대한 상기 입력(132)상에서 검출될 때 칩 선택 신호(221)를 어서트하도록 구성되는 보조 어드레스 검출기(220)와, 상기 신호 프로세서(240)를 상기 처리 디바이스(320)에 대한 상기 입력(132)상의 상기 칩 선택 신호(221) 및 클럭 중지 모드에 따라 상기 신호 프로세서(240)를 중지 모드에 두도록 구성되는 커맨드 포로세서(230)

를 더 포함하는 처리 디바이스.
제 3 항에 있어서,

상기 처리 디바이스(320)에 대한 상기 입력(132)은 마스터 디바이스(121)에 대한 입력(132)을 포함하는 처리 디바이스.
코덱(a codec:320)에 있어서,

어드레스 필드(212) 및 커맨드 필드(214)를 포함하는 입력 프레임을 저장하는 입력 프레임 버퍼(an input frame buffer:210)와,

활성 모드 및 휴지 모드(a sleep mode)를 가지는 신호 프로세서(240)와,

상기 신호 필드(212)가 제 1 어드레스를 포함할 때 주 선택 신호(a primary select signal:371)를 어서트하는 제 1 어드레스 검출기(370)와,

상기 어드레스 필드(212)가 제 2 어드레스를 포함할 때 칩 선택 신호(221)를 어스트하는 제 2 어드레스 검출기(220)와,

상기 커맨드 필드(214)가 휴지 커맨드 및 주 선택 신호(371) 중 적어도 하나를 포함하고 상기 칩 선택 신호(221)가 어서트될 때 상기 신호 프로세서(240)를 상기 휴지 모드로 두는 휴지 제어기(a sleep controller:390)

를 포함하는 코덱.
제 5 항에 있어서,

상기 커맨드 필드(214)가 상기 휴지 커맨드를 포함할 때 상기 휴지 제어기(390)를 통지하는 휴지 커맨드 검출기(380)를 더 포함하는 코덱.
제 5 항에 있어서,

상기 신호 프로세서(240)는 상기 제 1 어드레스에 대응하는 디바이스 어드레스를 가지는 주 디바이스(121)에 의해 제공되는 클럭 신호(131)에 따라 동작하는 코덱.
제 5 항에 있어서,

상기 코덱(320)은 AC'97 부합 코덱(compliant codec)인 코덱.
다중 코덱(121-123) - 각각의 코덱은 이와 연관된 코덱 어드레스를 가지며, 상기 다중 코덱(121-123)은 주 코덱(a primary codec:121) 및 적어도 하나의 보조 코덱(320)을 가짐 - 과,

상기 다중 코덱(121-123)으로 프레임을 통신하는 디지탈 제어기(110) - 각각의 프레임은 어드레스 필드(212) 및 커맨드 필드(214)를 포함하는 시스템에 있어서,

상기 적어도 하나의 보조 코덱(320)은

상기 디지탈 제어기(110)로부터 통신되는 각각의 프레임을 저장하는 입력 프레임 버퍼(210)와,

활성 모드 및 휴지 모드를 가지는 신호 프로세서(240)와,

상기 어드레스 필드(212)가 제 1 어드레스를 포함할 때 주 선택 신호(371)를 어서트하는 제 1 어드레스 검출기(370)와,

상기 어드레스 필드(212)가 제 2 어드레스를 포함할 때 칩 선택 신호(221)를 어서트하는 상기 제 2 어드레스 검출기(220)와,

상기 커맨드 필드(214)가 휴지 커맨드를 포하하고 상기 제 1 선택 신호(371) 및 상기 칩 선택 신호(221) 중 적어도 하나가 어서트될 때 상기 신호 프로세서(240)를 상기 휴지 모드로 두는 휴지 제어기(390)

를 포함하는 시스템.
제 9 항에 있어서,

적어도 하나의 보조 코덱(320)은 상기 커맨드 필드(214)가 상기 휴지 커맨드를 포함할 때 상기 휴지 제어기(390)를 통지하는 휴지 커맨드 검출기(380)를 더 포함하는 시스템.
제 9 항에 있어서,

상기 신호 프로세서(240)는 상기 제 1 어드레스에 대응하는 디바이스를 가지는 주 디바이스에 의해 제공되는 클럭 신호(131)에 따라 동작하는 시스템.
제 11 항에 있어서,

상기 주 디바이스는 상기 주 코덱(121)인 시스템.
제 9 항에 있어서,

상기 시스템은 AC'97 부합 시스템인 시스템.
제 9 항에 있어서,

상기 다중 코덱(121-123)에 의해 처리되기 위해 상기 음성 정보를 디지탈 제어기(110)에 통신시킴으로써 음성 정보(audio information)의 처리를 오프로드(offloads)시키는 계산 디바이스(a computing device)를 더 포함하는 시스템.