JP4437175B2 - スレーブ装置のスリープモード起動 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタルシステムの分野に関し、特に一次および二次、すなわちマスタ装置およびスレーブ装置構成を使用するコンピュータシステムに関する。
【０００２】
【従来の技術】
並列処理は、コンピュータシステム内の各種の同時タスクを達成するのに用いられることが多い。数値演算コプロセッサ、オーディオおよびビデオコプロセッサなどの特殊装置は、メインプロセッサからのタスクをオフロードするのによく使用され、上記特殊装置がオフロードされたタスクを同時に実行している間、メインプロセッサがその他のタスクを実行できる。
【０００３】
オフロードされた共通のタスクは、例えば、Intel Corporationの「Audio Codec '97 Rev 2.1」仕様（参考文献１）に準拠する装置に代表される、Audio Codec（COder-DECoder（以下、コーデックという））を用いてオーディオ情報を符号化および復号化する。オーディオコーデックの基本タスクは、プロセッサからディジタル符号化された情報を受信し、対応するアナログオーディオ信号をスピーカまたはヘッドセットに供給し、またマイクロホンからアナログオーディオ情報を受信し、ディジタル符号化された情報を処理システムに供給する。
【０００４】
マルチメディア機能の需要が高まっているため、コンピュータシステム内でコーデックを複数使用することがますます一般的になっている。参照されたＡＣ‘９７仕様の複数コーデック構成のアーキテクチャは、その他の複数のインスタンス装置の構成に使用されるものに類似である。論理の相互接続を容易にするため、図１に示されるように、複数のコーデックは互いに並列に動作するよう構成される。図１は、ＡＣ‘９７ディジタル制御装置１１０と３つのコーデック１２１〜１２３とを示す。コンピュータシステムでの同期および制御要求を容易にするため、複数のコーデック１２１のうちの１つが一次、すなわちマスタコーデックとして示され、またその他のコーデック１２２、１２３の各々は、二次、すなわちスレーブコーデックとして示される。各コーデック１２１〜１２３の一意識別は、各コーデックの識別ビットＩＤ０およびＩＤ１に関連した値を介して実行される。すなわち、２つの識別ビットを持つことにより、最高４つまでのコーデックが一意に識別される。その他の複数の装置システムは、それ以上またはそれ以下のビットを使用して、それ以上またはそれ以下の複数のインスタンスを適応させる。一般的なＡＣ‘９７構成では、コーデックには、論理０バス１４０か論理１バス１４１に結合された外部ピンを介して一意識別子が割り当てられる。図１に示すように、一次コーデック１２１の識別ビットＩＤ０およびＩＤ１は、論理０バス１４０に結合され、従って一次コーデック１２１の識別、すなわちアドレスは「００」となる。同様に、コーデック１２２と１２３のアドレスはそれぞれ、「０１」および「１０」となる。当業者には一般的であるように、識別ビットの極性は保持される。ここに示された特定値は図示目的のみである。
【０００５】
図１に示すディジタル制御装置１１０は、コーデック１２１〜１２３の各々を並列に通信する単一データ出力ポートＳＤＡＴＡ＿ＯＵＴ １３２を有する。ディジタル制御装置は、各コーデックの上記一意アドレスを使用して、適切な情報、すなわちデータフレームを適切なコーデックにルーティングする。図２は、複数のコーデック構成で動作するよう構成された（コーデック１２１〜１２３がインスタンスである）従来技術の模範コーデック１２０を示す。図２には、制御装置１１０（図２に図示せず）からＳＤＡＴＡ＿ＯＵＴ １３２を介して各データフレームを受信する入力フレームバッファ２１０が示されている。各データフレームには、フレームが目的とする装置と、装置に要求される動作とを識別するアドレス領域２１２とコマンド領域２１４とが含まれる。図示していないが、一般的に各フレームにはまた、データビットと、制御ビット、エラー領域ビット、状況ビットなどの補助ビットとが含まれる。
【０００６】
コーデック１２０には、フレームのアドレス領域２１２をコーデック１２０の特別なインスタンスの識別ビットＩＤ０ ２００およびＩＤ１ ２０１に割り当てられた論理値と比較することにより、それがデータフレームの目的とする受信側であるかどうかを決定するアドレス検出器２２０が含まれる。アドレス領域２１２が識別ビット２００、２０１と合致すると、チップ選択信号（ＣＳ）２２１がアサートされる。チップ選択信号２２１がアサートされると、コマンドプロセッサ２３０はコマンド２１４を処理し、信号プロセッサ２４０の適切なコマンドおよびパラメータと通信し、コマンド２１４を実行する。チップ選択信号２２１がアサートされない場合、コマンドプロセッサはコマンド２１４を無視し、信号プロセッサ２４０は、このコーデックにアドレス指定された前のコマンドからの残りの処理を妨害されることなく自由に続行する。このように、各コーデック１２１〜１２３にはその一次信号処理機能を実行する時間が与えられ、共通のＳＤＡＴＡ＿ＯＵＴ １３２を介して受信された、関連しないフレームデータの処理に最小時間を当てる。
【０００７】
図２には、スリープ、すなわち電源切断回路２９０が示される。特定装置１２０にアドレス指定されたスリープコマンド２１４を受信すると、装置１２０は最小電力を消費するモードになる。当業者に一般的な技術を用いて、スリープ回路２９０には、装置１２０のノードが低電力消費状態になるよう要求される制御論理が含まれ、必要に応じて、装置１２０が再びアクティブかつ高電力モードになるまで保存されるよう要求されるデータを保存する必要がある制御論理が含まれる。一般に、装置の電源切断は、マルチステップ処理である。通常、スリープ回路２９０にはシーケンス装置が含まれ、クロック信号１３１は、これらの装置と、必要に応じて、装置１２０内のその他のシーケンス装置に、要求されたクロック信号を供給する。
【０００８】
一般的なマスタ−スレーブ構成では、マスタ装置は、全ての装置に共通するタスクを担当することが多い。例えば、一般的なＡＣ‘９７コーデックのタスクは、クロック信号ＢＩＴ＿ＣＬＫ １３１を供給し制御装置１１０と通信する。ＡＣ‘９７の複数コーデック構成では、一次コーデック１２１は出力としてクロック信号１３１を供給するようタスクされ、二次コーデック１２２〜１２３の各々は、入力としてこのクロック信号を受信する必要がある。
【０００９】
この共通クロック信号は通常、制御装置とマスタ装置およびスレーブ装置の各々の同期を可能にするよう使用される。
【００１０】
しかし、マスタ装置がクロック信号を供給するため、マスタ装置を電源切断すると、スレーブ装置の各々へのクロック信号が停止し、特にスレーブ装置に周期的にリフレッシュされこの状態を保持する必要があるダイナミックメモリが含まれる場合、この停止はスレーブ装置の次の動作に悪影響を及ぼすことがある。また、クロック信号を停止すると、電力消費状態でノードを残すことにより、電源切断、すなわちスリープモード動作の有効性に悪影響を及ぼすことがある。
【００１１】
クロック停止後の制御された電源切断を実行するには、スレーブ装置はクロックが停止したことに気づき、その後、所定のメモリコンテンツをセーブし、全てのノードが最小電力消費状態にあることを確認する、適切なアクションを実行する必要がある。図２は、ＢＩＴ＿ＣＬＫ １３１がその遷移を停止した後、制御された電源切断を実行する、クロック停止検出器２６０の従来的な使用が示されている。「ワンショット」タイミング回路などのアナログ回路は、クロック停止検出器２６０で使用され、所要時間経過後クロック信号１３１の不在を検出する。一方、補助クロック発生器２５０は、ディジタル回路を用いてクロック信号１３１の不在を検出するのに使用される、補助クロック信号２３１を発生するよう備えられることが多い。一般に、補助クロック発生器２５０は、外部結晶を必要とする結晶ドライブ回路であり、システムのコストと複雑性を増大させる。通常、装置の電源切断がシーケンス処理であるため、補助クロック信号２３１はまた、共通クロック信号１３１停止の検出後使用され、クロック信号を供給し、順次電源切断処理を実行する。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、共通クロック信号の停止を検出するのに通常使用されるアナログ回路を除去することにより、スレーブ装置として構成される回路のコストを低減させることにある。本発明の別の目的は、共通クロック信号の停止を検出するための補助クロック信号を発生する必要性を排除することにより、スレーブ装置として構成される回路のコストを低減させることにある。本発明の別の目的は、共通クロック信号の停止後使用される補助クロック信号を発生する必要性を排除することにより、スレーブ装置として構成される回路のコストを低減させることにある。本発明の別の目的は、これらの装置の信頼性と堅牢性とを向上させることにある。本発明の別の目的は、従来のＡＣ‘９７互換可能なコーデックより簡単に製造、テストできる複数コーデックの使用に適切なＡＣ‘９７互換可能なコーデックを提供することにある。
【００１３】
【課題を解決するための手段】
これらの目的とその他の目的は、クロック信号停止を予告するための手段を提供することにより達成され、クロック信号停止を明白に検出する必要性を排除する。
【００１４】
クロック信号停止を予告すると、停止前の残りのクロック信号がスレーブ装置の制御された電源切断を実行するよう必要に応じて使用される。アナログクロック停止検出器の必要性を排除することにより、アナログ回路に関連した処理許容制限事項が回避され、設計の信頼性と堅牢性とが向上し、所要テストが簡単になり、装置のコストが低減される。同様に、補助クロック発生器が除去されると、システムのコストと装置の複雑性が低減され、システムおよび装置の全体的な信頼性とテスト対応性が向上する。本発明により、クロック信号の停止予告は、クロック信号発生に影響することが予想されるコマンドの装置間の通信を監視することにより達成される。
【００１５】
【発明の実施の形態】
本発明は、添付図を参照して詳細に説明される。
【００１６】
本発明は、クロック信号の制御停止が、クロック信号の発生に影響するコマンドを観察または「捜し回る」ことにより予告される観察に基付くものである。
【００１７】
図３は、図１に示す複数コーデック構成での使用に適切なＡＣ‘９７互換可能コーデック３２０のブロック図を示す。図３では、図１および図２と同一の参照符号を有する項目が、これらの図により上記したものと同一の機能を実行する。複数コーデック使用例は、理解しやすくするため、一般的なマスタ−スレーブ構成のパラダイムとしてここに提供される。本発明はＡＣ‘９７複数コーデック例を用いて示されているが、ここに示された原理は、同様に構成されたマスタ−スレーブ装置に適用される当業者に認識される。また、用語「マスタ」と「スレーブ」は、一般的な意味でここに使用される。すなわち、マスタ装置はクロック信号を供給する装置であり、スレーブ装置はマスタ装置からクロック信号を受信する装置である。
【００１８】
図３に示すコーデック３２０では、クロック停止予告器３６０はクロック信号１３１を停止させることが予想されるコマンドを検出するのに使用される。ＡＣ‘９７対応一次コーデックの例では、例えば、アドレス指定されたコーデックの「電源切断レジスタ」の「ＰＲ４」ビット（レジスタ‘２６Ｈのビット１２）をセットするコマンドにより、アドレス指定されたコーデックが制御装置１１０とアドレス指定された装置間の「オーディオコーデックリンク」（ＡＣリンク）を遮断し外部クロックを遮断することが要求される。ＡＣ‘９７対応一次モデムコーデックの場合と同様に、「雑モデムＡＦＥ状態と制御レジスタ」の「ＭＬＮＫ」ビット（レジスタ‘５６Ｈのビット１２）のセッティングはまた、ＡＣリンクを遮断するコマンドである。ＡＣ‘９７対応コーデックの例では、一次コーデックが制御装置１１０からいずれか一方のコマンドを受信しＡＣリンクを遮断する場合、ＢＩＴ＿ＣＬＫ １３１クロック信号は一次コーデックによりローに保持される。その他の装置構成は、クロック信号を停止させる、同様の有限コマンドおよび受信側セットを有する。クロック停止予告器３６０は、一次コーデックにアドレス指定される、これらのクロック停止コマンドを検出するよう設計される。クロック停止予告器３６０は、入力フレームバッファ２１０からアドレス２１２とコマンド２１４とを受信する。クロック停止予告器３６０には、アドレス検出器３７０とスリープコマンド検出器３８０とが含まれる。アドレス検出器３７０は、装置のアドレスを検出するよう構成され、クロック信号を停止させるコマンドを受信する。この例において、ＡＣ‘９７仕様では、一次コーデックのアドレスを「００」に定義し、二次コーデックの各々は非００結合が定義される。アドレス２１２入力が００で、ＡＣ‘９７仕様に一致する場合のみ、ＮＯＲゲート３７５は一次選択信号３７１をアサートする。
【００１９】
一次選択信号３７１をアサートしたとき、スリープコマンド検出器３８０が可能になり、一次コーデックがアドレス指定されていることを示し、コマンド２１４がクロックを停止した上記コマンドのうちの１つである場合、予告されたクロック停止信号３８１をアサートする。スリープ回路３９０は図２に示すスリープ回路２９０に類似しているが、ただし、装置３２０に明白にアドレス指定されたスリープコマンドへの応答に付け加えて、スリープ回路３９０はまた、予告クロック停止信号３８１に応じて装置３２０を電源切断スリープモードにする。すなわち、例えば、本発明の原理に従って、アドレス２１２が００の一次コーデックアドレスを示し、コマンド２１４が上記「ＰＲ４」ビットまたは「ＭＬＮＫ」ビットを論理値１にセットすることを示し、スリープ回路３９０は所要制御信号を供給して装置３２０をスリープモードにする。装置３２０がマスタコーデックがコマンドを検出できると同時にマスタコーデックをスリープモードにするコマンドの通信を検出するため、装置３２０はマスタコーデックと同一の時間量を有し、制御された電源切断動作を実行する。すなわち、例えば、スリープモードコマンド受信後、そのプログラムセッティングを保持しそのノードを低電力消費状態にセットする、３つのクロックサイクルを一次コーデックが要求する場合、二次コーデック３２０はそのプログラムセッティングを保持し、そのノードを低電力消費状態にセットする、これらの同一の３つのクロックサイクルを有しており、３つのクロックサイクルは、マスタ装置がスリープモードに入るまでＢＩＴ＿ＣＬＫ １３１クロック信号の続行により供給される。このように、一次コーデックがＢＩＴ＿ＣＬＫ １３１クロック信号の発生を停止する場合、二次コーデック３２０はスリープモードになり、補助クロック信号が後の順次動作を実行するよう要求されない。
【００２０】
クロック信号１３１の停止を予告する別の重要な利点は、コーデックが電源切断されている間使用される割込発生回路を可能にするよう要求される時間とクロック信号がそのコーデックに供給される。例えば、電話線のリンギングにより、コーデック３２０がスリープモード状態からアクティブ状態を再開することを要求する割込を発生する。この割込は、ＳＤＡＴＡ＿ＩＮ １３３をハイにドライブするコーデックの手段によりＡＣ‘９７ディジタル制御装置１１０に信号を送る。従って、割込発生を発生させるコーデック３２０の回路は、コーデック３２０が電源切断されたとき可能になる。クロック信号１３１の停止を予告する別の面では、一般的に、コーデック３２０が入力フレームの残りを廃棄し、例えば、そのフレームは、クロックを停止するコマンドが検出されたものであり、またＡＣ‘９７ディジタル制御装置１１０がウォームリセット１３４を送出し、コーデック３２０がアクティブかつ高電力モードで標準動作を再開した後、全く新しいフレーム受信の準備をするよう要求される。
【００２１】
なお、ＢＩＴ＿ＣＬＫ １３１クロック信号の停止がクロック停止予告器３６０により予告されるため、アナログタイミング回路も補助回路も実際のクロック停止を検出するよう要求されない。アナログクロック停止検出器の必要性を排除することにより、アナログ回路に関連した処理許容制限事項が回避され、設計の信頼性と堅牢性とが向上し、所要テストが簡単になり、装置のコストが低減される。同様に、補助クロック発生器が除去されると、装置の複雑性が低減され、装置およびシステムの全体的なコスト、信頼性、およびテスト対応性が向上する。
【００２２】
上記は単に、本発明の原理を示す。ここに明白に説明または示されていないが、当業者は、本発明の原理を実施し、その精神と範囲にある各種装置を考案できることが認識される。例えば、クロック停止コマンドはクロック信号を停止させることが知られているものとして示されている。システムによっては、ある一定のコマンドはクロック信号の条件付き停止を発生させる。すなわち、クロック停止は、スリープコマンド検出器３８０により監視されるコマンド２１４に含まれない、その他の要素またはパラメータに依存する。このようなシステムでは、装置３２０は条件付き停止コマンドを検出するとスリープモードに入り、その予告された停止時間経過後クロック信号が発生するとスリープモードから出る。同様に、クロック停止コマンドは、装置３２０に向けられたコマンドと同一の信号ラインＳＤＡＴＡ＿ＯＵＴ １３１で発生することが示されている。当業者に明らかなように、クロック停止予告器３６０への入力は、装置３２０のクロック信号の発生に影響するコマンドまたは信号を含む、その他のあらゆる信号ラインを供給するよう適切に変更される。
【００２３】
装置３２０は、ハードウェア、ソフトウェア、またはその両方の組み合わせで実行される。例えば、信号プロセッサ２４０は電子回路として実行され、コマンドプロセッサ２３０とスリープコマンド検出器３８０は埋め込まれたプロセッサ内で動作するファームウェアプログラム、または別の処理システムで動作するプログラムで実施される。模範装置アーキテクチャおよび機能パーティションは、図示目的のためのみ図に示される。例えば、コマンドプロセッサ２３０には一般に、二次装置３２０に明白にアドレス指定されたスリープコマンドを検出するのに使用される、スリープコマンド検出器が含まれるため、スリープコマンド検出器３８０はコマンドプロセッサ２３０内で実施される。同様に、スリープ回路３９０の機能は、装置３２０全体を通じて分配される。同様に、各機能プロックに関連したタスクは一般に、使用される技術に依存する。例えば、ＣＭＯＳデバイスはいずれか一方の論理状態で最小電力を消費し、スリープ回路３９０は装置３２０のＣＭＯＳ実装内のノードを制御して低電力状態を達成する必要がなく、制御信号を供給するだけで、仕様が低電力モードで要求するどんな状態にでも装置３２０の出力ピンをセットする。これらの各種装置とその他の装置は当業者に明らかとなり、請求項の目的範囲内にある。
【００２４】
参考文献
1. Audio Codec '97, Revision 2.1, May 22, 1998, Intel Corporation.
Copyright 1998 Intel Corporation, 5200 N.E. Elam Young Parkway,
Hillsboro, OR 97124-6497.

【図面の簡単な説明】
【図１】従来のマスタ−スレーブ装置の構成を示すブロック図。
【図２】クロック停止検出器を有する従来のスレーブ装置を示すブロック図。
【図３】本発明によるクロック停止予告器を有するスレーブ装置を示すブロック図。
【符号の説明】
１１０ 制御装置
１２１ マスタ装置（コーデック）
１２２ スレーブ装置（コーデック）
１２３ コーデック
１３１ クロック信号
２１０ 入力フレームバッファ
２２０ アドレス検出器
２３０ コマンドプロセッサ
２４０ 信号プロセッサ
３２０ 処理装置（コーデック）
３６０ クロック停止予告器
３７０ アドレス検出器
３８０ スリープコマンド検出器
３９０ スリープ制御装置

Claims (14)

1. マスタ装置により発生されたクロック信号を使用して動作するよう構成されたスレーブ装置としての使用に適切な処理装置であって、
   前記クロック信号に依存して動作するよう構成され、アクティブモードとスリープモードとを有する信号プロセッサと、
   前記マスタ装置への入力を監視し、前記クロック信号の停止前に予告信号を供給するよう構成されたクロック停止予告器と、
   前記クロック停止予告器と前記信号プロセッサに動作的に連結され、前記予告信号に依存して前記信号プロセッサをスリープモードにするよう構成されたスリープ回路と、
   を備えたことを特徴とする処理装置。
2. 前記マスタ装置への入力が一次装置アドレスにより識別され、
   前記クロック停止予告器は、
   前記一次装置アドレスが前記マスタ装置への入力で検出された場合、一次選択信号をアサートするよう構成された一次アドレス検出器（３７０）と、
   前記マスタ装置への入力の際に前記一次選択信号とクロック停止コマンドとに依存して前記予告信号を供給するよう構成されたスリープコマンド検出器と、
   を含むことを特徴とする請求項１記載の処理装置。
3. 前記処理装置への入力が前記一次装置アドレスと異なる二次装置アドレスにより識別され、
   前記処理装置は、
   前記二次装置アドレスが前記処理装置への入力で検出された場合、チップ選択信号をアサートするよう構成された二次アドレス検出器と、
   前記処理装置への入力の際に前記チップ選択信号とクロック停止コマンドとに依存して前記信号プロセッサをスリープモードにするよう構成されたコマンドプロセッサと、
   を含むことを特徴とする請求項２記載の処理装置。
4. 前記処理装置への入力が前記マスタ装置への入力を含むことを特徴とする請求項３記載の処理装置。
5. アドレス領域とコマンド領域とを含む入力フレームを保存するための入力フレームバッファと、
   アクティブモードとスリープモードとを有する信号プロセッサと、
   前記アドレス領域に第一アドレスが含まれる場合、一次選択信号をアサートする第一アドレス検出器と、
   前記アドレス領域に第二アドレスが含まれる場合、チップ選択信号をアサートする第二アドレス検出器と、
   前記コマンド領域にスリープコマンドが含まれ、前記一次選択信号と前記チップ選択信号のうちの少なくとも１つがアサートされる場合、前記信号プロセッサをスリープモードにするスリープ制御装置と、
   を備えたことを特徴とするコーデック。
6. 前記コマンド領域に前記スリープコマンドが含まれる場合、前記スリープ制御装置に通知するスリープコマンド検出器を含むことを特徴とする請求項５記載のコーデック。
7. 前記信号プロセッサは、前記第一アドレスに対応する装置アドレスを有する一次装置により供給されるクロック信号に依存して動作することを特徴とする請求項５記載のコーデック。
8. 前記コーデックはＡＣ‘９７対応コーデックであることを特徴とする請求項５記載のコーデック。
9. 各々が関連コーデックアドレスを有しており、一次コーデックと少なくとも１つの二次コーデックとを有する複数のコーデックと、
   前記複数のコーデック（１２１〜１２３）に、アドレス領域とコマンド領域とを含むフレームを通信するディジタル制御装置と、
   備え、前記少なくとも１つの二次コーデックは、
   前記ディジタル制御装置から通信された各フレームを保存するための入力フレームバッファと、
   アクティブモードとスリープモードとを有する信号プロセッサと、
   前記アドレス領域に第一アドレスが含まれる場合、一次選択信号をアサートする第一アドレス検出器と、
   前記アドレス領域に第二アドレスが含まれる場合、チップ選択信号をアサートする第二アドレス検出器と、
   前記コマンド領域にスリープコマンドが含まれ、前記一次選択信号と前記チップ選択信号のうちの少なくとも１つがアサートされる場合、前記信号プロセッサをスリープモードにするスリープ制御装置と、
   を含むことを特徴とするシステム。
10. 前記少なくとも１つの二次コーデックは、前記コマンド領域に前記スリープコマンドが含まれる場合、前記スリープ制御装置に通知するスリープコマンド検出器を含むことを特徴とする請求項９記載のシステム。
11. 前記信号プロセッサは前記第一アドレスに対応する装置アドレスを有する一次装置により供給されるクロック信号に依存して動作することを特徴とする請求項９記載のシステム。
12. 前記一次装置は前記一次コーデックであることを特徴とする請求項１１記載のシステム。
13. 前記システムはＡＣ‘７対応システムであることを特徴とする請求項９記載のシステム。
14. 前記複数のコーデックを処理するために前記ディジタル制御装置にオーディオ情報を通信することによりオーディオ情報の処理をオフロードするコンピュータ装置を更に備えた請求項９記載のシステム。

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