JP2001202165A - Ｄｒａｍのバッテリ・バックアップ・システム - Google Patents
Ｄｒａｍのバッテリ・バックアップ・システムInfo
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- JP2001202165A JP2001202165A JP2000009507A JP2000009507A JP2001202165A JP 2001202165 A JP2001202165 A JP 2001202165A JP 2000009507 A JP2000009507 A JP 2000009507A JP 2000009507 A JP2000009507 A JP 2000009507A JP 2001202165 A JP2001202165 A JP 2001202165A
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- battery
- power supply
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
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- Stand-By Power Supply Arrangements (AREA)
- Secondary Cells (AREA)
- Dram (AREA)
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 従来よりも低消費電力でバックアップを可能
とし、長時間のバックアップを可能とする。 【解決手段】 セルフ・リフレッシュ機能を備えたＤＲ
ＡＭ２と、メモリ・コントローラ１ａを内蔵した制御手
段１と、通常時に給電を行うためのメイン電源４および
非常時に給電を行うためのバッテリ６からなる電源部
と、前記制御手段と前記電源部との接続／切断を実施す
るバッテリ切断回路７と、前記メイン電源４の出力電圧
を監視するメイン電源電圧監視回路８と、前記バッテリ
６の出力電圧を監視するバッテリ電圧監視回路９と、前
記メイン電源電圧監視回路８および前記バッテリ電圧監
視回路９の監視結果に応じて前記バッテリ切断回路７の
接続を制御し、かつ、前記ＤＲＡＭ２をセルフ・リフレ
ッシュ・モードに切り替える外付け回路３とを備える。
とし、長時間のバックアップを可能とする。 【解決手段】 セルフ・リフレッシュ機能を備えたＤＲ
ＡＭ２と、メモリ・コントローラ１ａを内蔵した制御手
段１と、通常時に給電を行うためのメイン電源４および
非常時に給電を行うためのバッテリ６からなる電源部
と、前記制御手段と前記電源部との接続／切断を実施す
るバッテリ切断回路７と、前記メイン電源４の出力電圧
を監視するメイン電源電圧監視回路８と、前記バッテリ
６の出力電圧を監視するバッテリ電圧監視回路９と、前
記メイン電源電圧監視回路８および前記バッテリ電圧監
視回路９の監視結果に応じて前記バッテリ切断回路７の
接続を制御し、かつ、前記ＤＲＡＭ２をセルフ・リフレ
ッシュ・モードに切り替える外付け回路３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭのバッテ
リ・バックアップ・システムに関し、特にメイン電源が
停電した際に、代わりに補助電源であるバッテリの電力
を供給することにより、記憶保持されている内容が消滅
するのを防止するＤＲＡＭのバッテリ・バックアップ・
システムに関するものである。
リ・バックアップ・システムに関し、特にメイン電源が
停電した際に、代わりに補助電源であるバッテリの電力
を供給することにより、記憶保持されている内容が消滅
するのを防止するＤＲＡＭのバッテリ・バックアップ・
システムに関するものである。
【０００２】
【従来の技術】従来、オフィスビルや病院、工場等にお
いては、電力、照明、空調、防災、防犯等に関する設備
を、ビルディング・オートメーション・システム（以
下、ＢＡシステムという）を使って管理している。この
ようなＢＡシステムは、建物の規模に応じて、数百点程
度から数万点以上の管理点数を有するのが一般的であ
る。そのため、大容量のメモリ（従来においては非同期
型ＤＲＡＭ）を用いてデータ処理を行っていた。そし
て、停電時におけるメモリのバックアップ手段として、
次のようなシステムを採用していた。
いては、電力、照明、空調、防災、防犯等に関する設備
を、ビルディング・オートメーション・システム（以
下、ＢＡシステムという）を使って管理している。この
ようなＢＡシステムは、建物の規模に応じて、数百点程
度から数万点以上の管理点数を有するのが一般的であ
る。そのため、大容量のメモリ（従来においては非同期
型ＤＲＡＭ）を用いてデータ処理を行っていた。そし
て、停電時におけるメモリのバックアップ手段として、
次のようなシステムを採用していた。
【０００３】図４は、従来のバッテリ・バックアップ・
システムを示すブロック図である。同図に示すように、
ＤＲＡＭ１０２とＣＰＵ１０１との間には、リフレッシ
ュの制御等を行うためのメモリ・コントローラ１０３お
よび信号発生回路１０４が接続されている。ＤＲＡＭ１
０２に対しては、メモリ・コントローラ１０３および信
号発生回路１０４からコマンドを発行することにより、
記憶内容をバッテリ・バックアップする。すなわち、通
常時においてはメイン電源１０５の電力がＣＰＵ１０１
やＤＲＡＭ１０２等に給電されているが、停電によって
メイン電源１０５の出力電圧が低下すると、スイッチ１
０７内の接続が切り替わって代わりにバッテリ１０６が
接続される。その結果、バッテリ１０６による給電によ
ってＤＲＡＭ１０２内の情報はバックアップされる。
システムを示すブロック図である。同図に示すように、
ＤＲＡＭ１０２とＣＰＵ１０１との間には、リフレッシ
ュの制御等を行うためのメモリ・コントローラ１０３お
よび信号発生回路１０４が接続されている。ＤＲＡＭ１
０２に対しては、メモリ・コントローラ１０３および信
号発生回路１０４からコマンドを発行することにより、
記憶内容をバッテリ・バックアップする。すなわち、通
常時においてはメイン電源１０５の電力がＣＰＵ１０１
やＤＲＡＭ１０２等に給電されているが、停電によって
メイン電源１０５の出力電圧が低下すると、スイッチ１
０７内の接続が切り替わって代わりにバッテリ１０６が
接続される。その結果、バッテリ１０６による給電によ
ってＤＲＡＭ１０２内の情報はバックアップされる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術では、バックアップ対象（停電時に給電さ
れる部品）として、ＤＲＡＭ１０２だけでなくＣＰＵ１
０１やメモリ・コントローラ１０３、信号発生回路１０
４といった回路も含まれていたため、バックアップ時に
おける消費電力量が大きいという問題点があった。ま
た、消費電力量が大きいことから、バックアップ時間が
短くなってしまうという問題点もあった。本発明は、こ
のような課題を解決するためのものであり、従来よりも
低消費電力でバックアップを可能とし、長時間のバック
アップを可能とするＤＲＡＭのバッテリ・バックアップ
・システムを提供することを目的とする。
うな従来技術では、バックアップ対象（停電時に給電さ
れる部品）として、ＤＲＡＭ１０２だけでなくＣＰＵ１
０１やメモリ・コントローラ１０３、信号発生回路１０
４といった回路も含まれていたため、バックアップ時に
おける消費電力量が大きいという問題点があった。ま
た、消費電力量が大きいことから、バックアップ時間が
短くなってしまうという問題点もあった。本発明は、こ
のような課題を解決するためのものであり、従来よりも
低消費電力でバックアップを可能とし、長時間のバック
アップを可能とするＤＲＡＭのバッテリ・バックアップ
・システムを提供することを目的とする。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係るＤＲＡＭのバッテリ・バックア
ップ・システムは、セルフ・リフレッシュ機能を備えた
ＤＲＡＭと、メモリ・コントローラを内蔵した制御手段
と、通常時に給電を行うためのメイン電源および非常時
に給電を行うためのバッテリからなる電源部と、前記制
御手段と前記電源部との接続／切断を実施するバッテリ
切断回路と、前記メイン電源の出力電圧を監視するメイ
ン電源電圧監視回路と、前記バッテリの出力電圧を監視
するバッテリ電圧監視回路と、前記メイン電源電圧監視
回路および前記バッテリ電圧監視回路の監視結果に応じ
て前記バッテリ切断回路の接続を制御し、かつ、前記Ｄ
ＲＡＭをセルフ・リフレッシュ・モードに切り替える外
付け回路とを備える。また、前記制御手段と前記外付け
回路とは、前記メイン電源における停電を検出すると互
いに協調して前記バッテリ切断回路を制御し、かつ、前
記ＤＲＡＭをセルフ・リフレッシュ・モードに切り替え
るものであってもよい。さらに、前記外付け回路におけ
るクロック周波数は、前記制御手段におけるクロック周
波数よりも低くてもよい。このように構成することによ
り本発明は、従来よりも低消費電力でＤＲＡＭのバック
アップを可能とし、その結果長時間のバックアップを可
能とする。
るために、本発明に係るＤＲＡＭのバッテリ・バックア
ップ・システムは、セルフ・リフレッシュ機能を備えた
ＤＲＡＭと、メモリ・コントローラを内蔵した制御手段
と、通常時に給電を行うためのメイン電源および非常時
に給電を行うためのバッテリからなる電源部と、前記制
御手段と前記電源部との接続／切断を実施するバッテリ
切断回路と、前記メイン電源の出力電圧を監視するメイ
ン電源電圧監視回路と、前記バッテリの出力電圧を監視
するバッテリ電圧監視回路と、前記メイン電源電圧監視
回路および前記バッテリ電圧監視回路の監視結果に応じ
て前記バッテリ切断回路の接続を制御し、かつ、前記Ｄ
ＲＡＭをセルフ・リフレッシュ・モードに切り替える外
付け回路とを備える。また、前記制御手段と前記外付け
回路とは、前記メイン電源における停電を検出すると互
いに協調して前記バッテリ切断回路を制御し、かつ、前
記ＤＲＡＭをセルフ・リフレッシュ・モードに切り替え
るものであってもよい。さらに、前記外付け回路におけ
るクロック周波数は、前記制御手段におけるクロック周
波数よりも低くてもよい。このように構成することによ
り本発明は、従来よりも低消費電力でＤＲＡＭのバック
アップを可能とし、その結果長時間のバックアップを可
能とする。
【０００６】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。図１は、本発明の一つの
実施の形態を示すブロック図である。同図に示すよう
に、本実施の形態は、メモリ・コントローラ１ａを内蔵
したＣＰＵ１と、バックアップ対象であるＳＤＲＡＭ
（Synchronous Dynamic Random Access Memory）２と、
ＦＰＧＡ（Field Programmable Gate Array ）等で構成
された外付けハードウェア（Ｈ／Ｗ）３と、通常時に電
力供給を行うためのメイン電源４と、ダイオード５と、
補助電源であるバッテリ６と、バッテリ切断回路７と、
メイン電源電圧監視回路８と、バッテリ電圧監視回路９
と、発信回路１０とで構成されている。各部品は同図に
示すように、電源ラインや信号線、アドレス／データ・
バス等で接続されている。
について図を用いて説明する。図１は、本発明の一つの
実施の形態を示すブロック図である。同図に示すよう
に、本実施の形態は、メモリ・コントローラ１ａを内蔵
したＣＰＵ１と、バックアップ対象であるＳＤＲＡＭ
（Synchronous Dynamic Random Access Memory）２と、
ＦＰＧＡ（Field Programmable Gate Array ）等で構成
された外付けハードウェア（Ｈ／Ｗ）３と、通常時に電
力供給を行うためのメイン電源４と、ダイオード５と、
補助電源であるバッテリ６と、バッテリ切断回路７と、
メイン電源電圧監視回路８と、バッテリ電圧監視回路９
と、発信回路１０とで構成されている。各部品は同図に
示すように、電源ラインや信号線、アドレス／データ・
バス等で接続されている。
【０００７】ＣＰＵ１は、例えばモトローラ社製のパワ
ーＰＣ８０６等を用いる。パワーＰＣ８０６は、メモリ
・コントローラ１ａを予め内蔵しているため、メモリ・
コントローラを別個に用意する必要がない。＿ＣＳは、
複数のチップで構成されたＳＤＲＡＭモジュールから所
望のチップを選択するためのチップ・セレクト信号であ
る。「＿」はアクティブ・ロウを示す。ＳＤＲＡＭ２
は、セルフ・リフレッシュ機能を備えた同期型のＤＲＡ
Ｍである。通常動作モードおいては、ＣＢＲ（ＣＡＳビ
フォーＲＡＳ）リフレッシュを行い、低消費電力モード
においては、給電を行うのみでリフレッシュ動作を実行
することができ、外部からリフレッシュ制御を行う必要
がない。また、ＳＤＲＡＭ２には、バックアップ対象と
なる種々のプログラムやデータが記憶されるとともに、
ＣＰＵ１を制御して後述のバッテリ・バックアップを実
現するためのプログラムも記憶保持されている。
ーＰＣ８０６等を用いる。パワーＰＣ８０６は、メモリ
・コントローラ１ａを予め内蔵しているため、メモリ・
コントローラを別個に用意する必要がない。＿ＣＳは、
複数のチップで構成されたＳＤＲＡＭモジュールから所
望のチップを選択するためのチップ・セレクト信号であ
る。「＿」はアクティブ・ロウを示す。ＳＤＲＡＭ２
は、セルフ・リフレッシュ機能を備えた同期型のＤＲＡ
Ｍである。通常動作モードおいては、ＣＢＲ（ＣＡＳビ
フォーＲＡＳ）リフレッシュを行い、低消費電力モード
においては、給電を行うのみでリフレッシュ動作を実行
することができ、外部からリフレッシュ制御を行う必要
がない。また、ＳＤＲＡＭ２には、バックアップ対象と
なる種々のプログラムやデータが記憶されるとともに、
ＣＰＵ１を制御して後述のバッテリ・バックアップを実
現するためのプログラムも記憶保持されている。
【０００８】外付けＨ／Ｗ３は、電源状態監視部３ａ
と、ＰＷＲＤＷＮ発生回路３ｂと、ＳＤＣＬＫＥ発生回
路３ｃと、レジスタ３ｄ，３ｅおよび３ｆ（以下、ＰＤ
ＣＲ、ＳＲＣＲ、ＳＣＳＲという）と、ＮＭＩ発生回路
３ｇと、ＨＲＥＳＥＴ発生回路３ｈとを備えている。こ
こではこの外付けＨ／Ｗ３をＦＰＧＡで構成している
が、ＰＬＤ（Programmable Logic Device）やその他の
手法を使って回路を構成してもよい。ＰＤＣＲ（Power
Down Command Regster）レジスタは、バッテリの切断コ
マンドを発行するためのレジスタである。ＳＲＣＲ（Se
lf Reset Command Register ）レジスタは、自己リセッ
ト・コマンドを発行するためのレジスタである。ＳＣＳ
Ｒ（SDRAM Control and Status Register ）レジスタ
は、ＳＤＲＡＭ２に対してセルフ・リフレッシュ・コマ
ンドを発行するためのレジスタである。また、ＳＤＣＬ
ＫＥは、ＳＤＲＡＭ２のクロック・イネーブル信号であ
る。ＰＷＲＤＷＮは、バッテリを接続／切断するための
信号である。ＨＲＥＳＥＴは、ＣＰＵ１をハードリセッ
トするためのリセット信号である。ＮＭＩは、マスク不
可能な割り込み信号である。
と、ＰＷＲＤＷＮ発生回路３ｂと、ＳＤＣＬＫＥ発生回
路３ｃと、レジスタ３ｄ，３ｅおよび３ｆ（以下、ＰＤ
ＣＲ、ＳＲＣＲ、ＳＣＳＲという）と、ＮＭＩ発生回路
３ｇと、ＨＲＥＳＥＴ発生回路３ｈとを備えている。こ
こではこの外付けＨ／Ｗ３をＦＰＧＡで構成している
が、ＰＬＤ（Programmable Logic Device）やその他の
手法を使って回路を構成してもよい。ＰＤＣＲ（Power
Down Command Regster）レジスタは、バッテリの切断コ
マンドを発行するためのレジスタである。ＳＲＣＲ（Se
lf Reset Command Register ）レジスタは、自己リセッ
ト・コマンドを発行するためのレジスタである。ＳＣＳ
Ｒ（SDRAM Control and Status Register ）レジスタ
は、ＳＤＲＡＭ２に対してセルフ・リフレッシュ・コマ
ンドを発行するためのレジスタである。また、ＳＤＣＬ
ＫＥは、ＳＤＲＡＭ２のクロック・イネーブル信号であ
る。ＰＷＲＤＷＮは、バッテリを接続／切断するための
信号である。ＨＲＥＳＥＴは、ＣＰＵ１をハードリセッ
トするためのリセット信号である。ＮＭＩは、マスク不
可能な割り込み信号である。
【０００９】また、外付けＨ／Ｗ３には、メイン電源電
圧監視回路８と、バッテリ電圧監視回路９とが接続され
ている。メイン電源電圧監視回路８は、メイン電源４の
出力電圧を常時監視し、所定の電圧よりも下回ると直ち
にＰＯＷＥＲＲＥＳＥＴ信号を発行する。このＰＯＷＥ
ＲＲＥＳＥＴ信号は、メイン電源電圧を監視するための
リセット信号である。バッテリ電圧監視回路９は、バッ
テリ６のの出力電圧を常時監視し、所定の電圧よりも下
回ると直ちにＫＡＰＷＲＲＥＳＥＴ信号を発行する。こ
のＫＡＰＷＲＲＥＳＴは、バッテリ電圧を監視するため
のリセット信号である。発振回路１０は、ＣＰＵ１に４
０ＭＨｚの高周波のクロックを供給し、外付けＨ／Ｗ３
に対しては１６ｋＨｚの低周波のクロックを供給する。
すなわち、ＣＰＵ１はシステム・パフォーマンスを向上
させるために高クロック（４０ＭＨｚ）で動作させ、外
付けＨ／Ｗ３は消費電力を抑えるために低クロック（１
６ｋＨｚ）で動作させている。
圧監視回路８と、バッテリ電圧監視回路９とが接続され
ている。メイン電源電圧監視回路８は、メイン電源４の
出力電圧を常時監視し、所定の電圧よりも下回ると直ち
にＰＯＷＥＲＲＥＳＥＴ信号を発行する。このＰＯＷＥ
ＲＲＥＳＥＴ信号は、メイン電源電圧を監視するための
リセット信号である。バッテリ電圧監視回路９は、バッ
テリ６のの出力電圧を常時監視し、所定の電圧よりも下
回ると直ちにＫＡＰＷＲＲＥＳＥＴ信号を発行する。こ
のＫＡＰＷＲＲＥＳＴは、バッテリ電圧を監視するため
のリセット信号である。発振回路１０は、ＣＰＵ１に４
０ＭＨｚの高周波のクロックを供給し、外付けＨ／Ｗ３
に対しては１６ｋＨｚの低周波のクロックを供給する。
すなわち、ＣＰＵ１はシステム・パフォーマンスを向上
させるために高クロック（４０ＭＨｚ）で動作させ、外
付けＨ／Ｗ３は消費電力を抑えるために低クロック（１
６ｋＨｚ）で動作させている。
【００１０】ここで、本システムの動作について図を参
照して説明する。図２は、メイン電源に停電が発生した
際のバックアップ手順を示す状態遷移図である。 （１）Ｈ／Ｗ３は、メイン電源４の停電を検出すると、
ＣＰＵ１が実行中の処理を停止させるために割り込み信
号（ＮＭＩ）を発行する。 （２）次いで、ＣＰＵ１はＳＤＲＡＭ２をセルフ・リフ
レッシュ・モード（バックアップ）にするためのコマン
ドを発行するように、外付けＨ／Ｗ３に通知する（ＳＣ
ＳＲレジスタへのライト）。 （３）外付けＨ／Ｗ３は、上記（２）の通知が正しく行
われたか否かを確認する（ＳＣＳＲレジスタのステータ
ス・リード）。
照して説明する。図２は、メイン電源に停電が発生した
際のバックアップ手順を示す状態遷移図である。 （１）Ｈ／Ｗ３は、メイン電源４の停電を検出すると、
ＣＰＵ１が実行中の処理を停止させるために割り込み信
号（ＮＭＩ）を発行する。 （２）次いで、ＣＰＵ１はＳＤＲＡＭ２をセルフ・リフ
レッシュ・モード（バックアップ）にするためのコマン
ドを発行するように、外付けＨ／Ｗ３に通知する（ＳＣ
ＳＲレジスタへのライト）。 （３）外付けＨ／Ｗ３は、上記（２）の通知が正しく行
われたか否かを確認する（ＳＣＳＲレジスタのステータ
ス・リード）。
【００１１】（４）ＣＰＵ１は、メモリ・コントローラ
１ａを使ってチップ・セレクト信号（＿ＣＳ）を発行す
る。同時に外付けＨ／Ｗ３においては、ＳＤＲＡＭ２の
クロック・イネーブル信号（ＳＤＣＬＫＥ）を「Ｌ」レ
ベルにネゲートする等してセルフ・リフレッシュ・コマ
ンドを発行する。その結果、ＳＤＲＡＭ２はセルフ・リ
フレッシュ・モード（低消費電力モード）に切り替わ
り、デバイス自身がリフレッシュ動作を行い、給電さえ
行われていれば記憶内容を保持し続けることができる。
なお、このＳＤＣＬＫＥ信号のコントロールは、ＳＤＲ
ＡＭ２のセルフ・リフレッシュ・コマンドを受け付ける
タイミング仕様を満足するために、＿ＣＳ信号の発行タ
イミングと同期させる必要がある。
１ａを使ってチップ・セレクト信号（＿ＣＳ）を発行す
る。同時に外付けＨ／Ｗ３においては、ＳＤＲＡＭ２の
クロック・イネーブル信号（ＳＤＣＬＫＥ）を「Ｌ」レ
ベルにネゲートする等してセルフ・リフレッシュ・コマ
ンドを発行する。その結果、ＳＤＲＡＭ２はセルフ・リ
フレッシュ・モード（低消費電力モード）に切り替わ
り、デバイス自身がリフレッシュ動作を行い、給電さえ
行われていれば記憶内容を保持し続けることができる。
なお、このＳＤＣＬＫＥ信号のコントロールは、ＳＤＲ
ＡＭ２のセルフ・リフレッシュ・コマンドを受け付ける
タイミング仕様を満足するために、＿ＣＳ信号の発行タ
イミングと同期させる必要がある。
【００１２】（５）ＣＰＵ１は、自己リセット・コマン
ドを外付けＨ／Ｗ３に対して発行する（ＳＲＣＲレジス
タへのライト）。 （６）外付けＨ／Ｗ３は、ＨＲＥＳＥＴ信号をＣＰＵ１
に対して発行し、ＣＰＵ１の再起動処理を行う。 （７）ＣＰＵ１は、再起動時にＳ／Ｗの制御に基づき、
電源が停電したのかまたは復電したのかの確認を行う。 （８）停電を確認した場合、バッテリ６とＣＰＵ１との
接続を切断するように通知する（ＰＤＣＲレジスタへの
ライト）。 （９）ＰＷＲＤＷＮ信号を発行してバッテリ切断回路７
をオフ状態にし、ＣＰＵ１とバッテリ６との接続を切断
する。
ドを外付けＨ／Ｗ３に対して発行する（ＳＲＣＲレジス
タへのライト）。 （６）外付けＨ／Ｗ３は、ＨＲＥＳＥＴ信号をＣＰＵ１
に対して発行し、ＣＰＵ１の再起動処理を行う。 （７）ＣＰＵ１は、再起動時にＳ／Ｗの制御に基づき、
電源が停電したのかまたは復電したのかの確認を行う。 （８）停電を確認した場合、バッテリ６とＣＰＵ１との
接続を切断するように通知する（ＰＤＣＲレジスタへの
ライト）。 （９）ＰＷＲＤＷＮ信号を発行してバッテリ切断回路７
をオフ状態にし、ＣＰＵ１とバッテリ６との接続を切断
する。
【００１３】以上により、ＳＤＲＡＭ２を低消費電力モ
ードであるセルフ・リフレッシュ・モードに切り替える
ことができるとともに、消費電力の大きなＣＰＵ１を電
源から切り離すことができるため、低消費電力のバッテ
リ・バックアップを実現することができる。なお、この
バッテリ・バックアップ時においても外付けＨ／Ｗ３に
はバッテリ６によって給電されるため、メイン電源４の
出力電圧を監視し続けることができる。したがって、メ
イン電源４が復電した際には直ちにバッテリ切断回路７
をオン状態にして、ＣＰＵ１に対する給電を再開し、ま
たＳＤＣＬＫＥ信号を「Ｈ」レベルにアサートすること
により、ＳＤＲＡＭ２を通常のＣＢＲリフレッシュモー
ドに切り替える。その結果、復電とともにＣＰＵ１およ
びＳＤＲＡＭ２の動作を通常状態に切り替えることがで
きる。
ードであるセルフ・リフレッシュ・モードに切り替える
ことができるとともに、消費電力の大きなＣＰＵ１を電
源から切り離すことができるため、低消費電力のバッテ
リ・バックアップを実現することができる。なお、この
バッテリ・バックアップ時においても外付けＨ／Ｗ３に
はバッテリ６によって給電されるため、メイン電源４の
出力電圧を監視し続けることができる。したがって、メ
イン電源４が復電した際には直ちにバッテリ切断回路７
をオン状態にして、ＣＰＵ１に対する給電を再開し、ま
たＳＤＣＬＫＥ信号を「Ｈ」レベルにアサートすること
により、ＳＤＲＡＭ２を通常のＣＢＲリフレッシュモー
ドに切り替える。その結果、復電とともにＣＰＵ１およ
びＳＤＲＡＭ２の動作を通常状態に切り替えることがで
きる。
【００１４】図３は、外付けＨ／Ｗ３内の電源状態監視
部３ａによる停復電管理を示す状態遷移図である。同図
に示すように、停復電を管理するための状態遷移は、メ
イン電源のオン／オフ状態とバッテリの残量状態とで定
義されている。本状態遷移図では、Ｈ／Ｗ（ＦＰＧＡ）
３によって実現され、メイン電源のオン／オフ状態、バ
ッテリの残量状態、ＣＰＵ１を制御するＳ／Ｗによるレ
ジスタへのアクセスとに応じて遷移する。停電発生から
ＳＤＲＡＭ２をセルフ・リフレッシュ・モードにするま
で、この状態遷移をＳ／Ｗにおいてモニタすることによ
り、外付けＨ／Ｗ３とＳ／Ｗ（ＣＰＵ１）との間で協調
し、ＳＤＲＡＭ２をセルフ・リフレッシュ・モードに移
行させることができる。なお、、パワーＰＣ８６０に
は、組み込み製品を構築する上で必要となるほとんどの
機能、すなわち通信、タイマ、メモリ・コントローラ等
が内蔵されており、このような高機能マイコンを用いる
ことによって製品の高性能化、低コスト化、消費電力の
低減、小型化を容易に実現することができる。しかし、
パワーＰＣ８６０に内蔵された機能だけでは十分でな
く、その不足機能を補うために外付けＨ／Ｗ３とＳ／Ｗ
との協調が不可欠である。また、本発明に適用できるＣ
ＰＵは、パワーＰＣ８６０に限られるものではなく、そ
の他のメモリ・コントローラを内蔵したＣＰＵを用いて
もよいことは明らかである。
部３ａによる停復電管理を示す状態遷移図である。同図
に示すように、停復電を管理するための状態遷移は、メ
イン電源のオン／オフ状態とバッテリの残量状態とで定
義されている。本状態遷移図では、Ｈ／Ｗ（ＦＰＧＡ）
３によって実現され、メイン電源のオン／オフ状態、バ
ッテリの残量状態、ＣＰＵ１を制御するＳ／Ｗによるレ
ジスタへのアクセスとに応じて遷移する。停電発生から
ＳＤＲＡＭ２をセルフ・リフレッシュ・モードにするま
で、この状態遷移をＳ／Ｗにおいてモニタすることによ
り、外付けＨ／Ｗ３とＳ／Ｗ（ＣＰＵ１）との間で協調
し、ＳＤＲＡＭ２をセルフ・リフレッシュ・モードに移
行させることができる。なお、、パワーＰＣ８６０に
は、組み込み製品を構築する上で必要となるほとんどの
機能、すなわち通信、タイマ、メモリ・コントローラ等
が内蔵されており、このような高機能マイコンを用いる
ことによって製品の高性能化、低コスト化、消費電力の
低減、小型化を容易に実現することができる。しかし、
パワーＰＣ８６０に内蔵された機能だけでは十分でな
く、その不足機能を補うために外付けＨ／Ｗ３とＳ／Ｗ
との協調が不可欠である。また、本発明に適用できるＣ
ＰＵは、パワーＰＣ８６０に限られるものではなく、そ
の他のメモリ・コントローラを内蔵したＣＰＵを用いて
もよいことは明らかである。
【００１５】
【発明の効果】以上説明したとおり本発明は、セルフ・
リフレッシュ機能を備えたＤＲＡＭと、メモリ・コント
ローラを内蔵した制御手段と、通常時に給電を行うため
のメイン電源および非常時に給電を行うためのバッテリ
からなる電源部と、前記制御手段と前記電源部との接続
／切断を実施するバッテリ切断回路と、前記メイン電源
の出力電圧を監視するメイン電源電圧監視回路と、前記
バッテリの出力電圧を監視するバッテリ電圧監視回路
と、前記メイン電源電圧監視回路および前記バッテリ電
圧監視回路の監視結果に応じて前記バッテリ切断回路の
接続を制御し、かつ、前記ＤＲＡＭをセルフ・リフレッ
シュ・モードに切り替える外付け回路とを備えている。
このように構成することにより本発明は、従来よりも低
消費電力でＤＲＡＭのバックアップを可能とし、その結
果、長時間のバックアップを可能とする。
リフレッシュ機能を備えたＤＲＡＭと、メモリ・コント
ローラを内蔵した制御手段と、通常時に給電を行うため
のメイン電源および非常時に給電を行うためのバッテリ
からなる電源部と、前記制御手段と前記電源部との接続
／切断を実施するバッテリ切断回路と、前記メイン電源
の出力電圧を監視するメイン電源電圧監視回路と、前記
バッテリの出力電圧を監視するバッテリ電圧監視回路
と、前記メイン電源電圧監視回路および前記バッテリ電
圧監視回路の監視結果に応じて前記バッテリ切断回路の
接続を制御し、かつ、前記ＤＲＡＭをセルフ・リフレッ
シュ・モードに切り替える外付け回路とを備えている。
このように構成することにより本発明は、従来よりも低
消費電力でＤＲＡＭのバックアップを可能とし、その結
果、長時間のバックアップを可能とする。
【図１】 本発明の一つの実施の形態を示すブロック図
である。
である。
【図２】 （ａ）パワーステートを示す状態遷移図、
（ｂ）Ｈ／Ｗ−Ｓ／Ｗ間でやりとりされる信号を説明す
るための状態遷移図である。
（ｂ）Ｈ／Ｗ−Ｓ／Ｗ間でやりとりされる信号を説明す
るための状態遷移図である。
【図３】 停復電管理を示す状態遷移図である。
【図４】 従来例を示すブロック図である。
１…ＣＰＵ、１ａ…メモリ・コントローラ、２…ＳＤＲ
ＡＭ、３…外付けＨ／Ｗ、３ａ…ＰＷＲＰＤＮ発生回
路、３ｂ…ＳＤＣＬＫＥ発生回路、３ｃ…発振器、３ｄ
…パワー・マネジメント・ステートダイアグラム、３ｅ
…レジスタ（ＰＤＣＲ）、３ｆ…レジスタ（ＳＲＣ
Ｒ）、３ｇ…レジスタ（ＳＣＳＲ）、３ｈ…ＮＭＩ発生
回路、３ｉ…ＨＲＥＳＴ発生回路、４…メイン電源、５
…ダイオード、６…バッテリ、７…バッテリ切断回路、
８…メイン電源電圧監視回路、９…バッテリ電圧監視回
路、１０…アドレス／データ・バス。
ＡＭ、３…外付けＨ／Ｗ、３ａ…ＰＷＲＰＤＮ発生回
路、３ｂ…ＳＤＣＬＫＥ発生回路、３ｃ…発振器、３ｄ
…パワー・マネジメント・ステートダイアグラム、３ｅ
…レジスタ（ＰＤＣＲ）、３ｆ…レジスタ（ＳＲＣ
Ｒ）、３ｇ…レジスタ（ＳＣＳＲ）、３ｈ…ＮＭＩ発生
回路、３ｉ…ＨＲＥＳＴ発生回路、４…メイン電源、５
…ダイオード、６…バッテリ、７…バッテリ切断回路、
８…メイン電源電圧監視回路、９…バッテリ電圧監視回
路、１０…アドレス／データ・バス。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ０６Ｆ 1/00 ３３２Ｚ Ｈ０１Ｍ 10/44 ３４１Ａ Ｈ０２Ｊ 9/00 Ｇ１１Ｃ 11/34 ３７１Ｇ Ｆターム(参考） 5B011 DA02 DB11 DC06 EA08 EB01 GG03 JA06 JB02 JB06 LL14 MA02 5B024 AA01 BA29 DA18 5B079 BA01 BC01 5G015 FA08 GB02 JA05 JA32 JA34 JA53 KA05 5H030 AA06 AS03 AS11 BB21 FF44 FF51
Claims (3)
- 【請求項１】 セルフ・リフレッシュ機能を備えたＤＲ
ＡＭと、 メモリ・コントローラを内蔵した制御手段と、 通常時に給電を行うためのメイン電源および非常時に給
電を行うためのバッテリからなる電源部と、 前記制御手段と前記電源部との接続／切断を実施するバ
ッテリ切断回路と、 前記メイン電源の出力電圧を監視するメイン電源電圧監
視回路と、 前記バッテリの出力電圧を監視するバッテリ電圧監視回
路と、 前記メイン電源電圧監視回路および前記バッテリ電圧監
視回路の監視結果に応じて前記バッテリ切断回路の接続
を制御し、かつ、前記ＤＲＡＭをセルフ・リフレッシュ
・モードに切り替える外付け回路とを備えたことを特徴
とするＤＲＡＭのバッテリ・バックアップ・システム。 - 【請求項２】 請求項１において、 前記制御手段と前記外付け回路とは、前記メイン電源に
おける停電を検出すると互いに協調して前記バッテリ切
断回路を制御し、かつ、前記ＤＲＡＭをセルフ・リフレ
ッシュ・モードに切り替えることを特徴とするＤＲＡＭ
のバッテリ・バックアップ・システム。 - 【請求項３】 請求項１において、 前記外付け回路におけるクロック周波数は、前記制御手
段におけるクロック周波数よりも低いことを特徴とする
ＤＲＡＭのバッテリ・バックアップ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009507A JP2001202165A (ja) | 2000-01-18 | 2000-01-18 | Ｄｒａｍのバッテリ・バックアップ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009507A JP2001202165A (ja) | 2000-01-18 | 2000-01-18 | Ｄｒａｍのバッテリ・バックアップ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001202165A true JP2001202165A (ja) | 2001-07-27 |
Family
ID=18537651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000009507A Pending JP2001202165A (ja) | 2000-01-18 | 2000-01-18 | Ｄｒａｍのバッテリ・バックアップ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001202165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100412757C (zh) * | 2002-04-05 | 2008-08-20 | 三菱电机株式会社 | 谋求减少消耗电流的存储器备用控制装置 |
| US9389665B1 (en) * | 2015-06-19 | 2016-07-12 | Rockwell Collins, Inc. | Power warning monitor system and method |
-
2000
- 2000-01-18 JP JP2000009507A patent/JP2001202165A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100412757C (zh) * | 2002-04-05 | 2008-08-20 | 三菱电机株式会社 | 谋求减少消耗电流的存储器备用控制装置 |
| US9389665B1 (en) * | 2015-06-19 | 2016-07-12 | Rockwell Collins, Inc. | Power warning monitor system and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040907 |