KR20090026205A - 메모리 시스템 및 메모리 칩 - Google Patents

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Abstract

메모리 시스템은, 각 동작들 중 내부 동작들에서 전력 소비량이 많을 때 높은 전력 소비 동작 출력을 어서트하는 메모리(3)와, 호스트와 메모리(3) 간의 인터페이스 기능을 가지며 높은 전력 소비 동작 출력을 수신하는 컨트롤러(2)를 포함한다. 컨트롤러(2)는, 높은 전력 소비 동작 출력이 어서트될 때 그 동작 모드를 낮은 전력 소비 모드로 스위칭한다.
메모리 시스템, 전력 소비, 호스트, 동작 모드, 메모리 칩

Description

메모리 시스템 및 메모리 칩{MEMORY SYSTEM AND MEMORY CHIP}
본 발명은, 예를 들어, 오토(Auto) 커맨드에 의해 내부 동작을 실행하는 플래시 메모리 등의 메모리, 및 그 메모리를 포함하는 메모리 시스템 및 메모리 칩에 관한 것이다.
오토 커맨드에 의해 내부 동작을 실행하는 플래시 메모리 등의 메모리의 경우, 오토 동작에서 복수의 시퀀스들이 연속적으로 혹은 동시에 실행되며, 실행되는 시퀀스들에 따라 전력 소비량이 다르다.
메모리 시스템은, 메모리 칩의 외부에 제공되는 컨트롤러를 포함하도록 구성된다. 그 컨트롤러의 전력 소비도 또한 동작들에 따라 다르다. 컨트롤러 측에서는, 컨트롤러 자신의 각 동작 시의 전력 소비는 알 수 있지만, 오토 동작 중인 메모리의 전력 소비는 알 수 없다. 따라서, 메모리 시스템의 큰 전력 소비의 피크가 상승하기 쉬울 수 있다고 하는 경향이 있다.
본 발명의 제1 양태에 따르면, 기록, 판독 및 소거의 동작들을 행하고, 각 동작들 중 내부 동작들에 따라 전력 소비가 다르며, 각 동작들 중 내부 동작들에서 전력 소비량이 많을 때 높은 전력 소비 동작 출력(high-power-consumption operation output)을 어서트(assert)하는 메모리; 및 호스트와 메모리 간의 인터페이스 기능을 가지며 높은 전력 소비 동작 출력을 수신하며, 높은 전력 소비 동작 출력이 어서트될 때 그 동작 모드를 낮은 전력 소비 모드로 스위칭하는 컨트롤러를 포함하는 메모리 시스템이 제공된다.
본 발명의 제2 양태에 따르면, 기록, 판독 및 소거의 동작들을 행하고, 각 동작들 중 내부 동작들에 따라 전력 소비가 다르며, 각 동작들 중 내부 동작들에서 전력 소비량이 많을 때 높은 전력 소비 동작 출력을 어서트하는 메모리 칩이 제공된다.
도 1은 본 발명의 제1 양태에 따른 메모리 시스템의 기본 구성을 나타낸 블럭도.
도 2는 전형적인 예에서 메모리 시스템 동작과 전력 소비 간의 관계의 예를 나타낸 타이밍차트.
도 3은 전형적인 예에서 메모리 시스템 동작과 전력 소비 간의 관계의 다른 예를 나타낸 타이밍차트.
도 4는 본 발명의 제1 실시예에서 메모리 시스템 동작과 전력 소비 간의 관계의 예를 나타낸 타이밍차트.
도 5는 본 발명의 제1 실시예에 따른 메모리 시스템의 제1 예를 나타낸 블럭도.
도 6은 도 5에 도시된 메모리 시스템의 기록 동작의 예를 나타낸 파형도.
도 7은 도 5에 도시된 메모리 시스템의 승압 전압 VPP와 동작 출력 LPcspt/HPcspt 간의 관계를 나타낸 파형도.
도 8은 본 발명의 제1 실시예에 따른 메모리 시스템의 제2 예를 나타낸 블럭도.
도 9는 본 발명의 제2 실시예에 따른 메모리 시스템의 제1 예를 나타낸 회로도.
도 10은 본 발명의 제2 실시예에 따른 메모리 시스템의 사용예를 나타낸 도면.
도 11은 본 발명의 제2 실시예에 따른 메모리 시스템의 제2 예를 나타낸 회로도.
도 12는 메모리 시스템의 제1 접속예를 나타낸 블럭도.
도 13은 메모리 시스템의 제2 접속 예를 나타낸 블럭도.
도 14는 본 발명의 제3 실시예에 따른 메모리 시스템의 예를 나타낸 블럭도.
도 15는 본 발명의 제4 실시예에 따른 메모리 칩 내에 포함되는 동작 출력 발생 회로의 제1 예를 나타낸 회로도.
도 16은 도 15에 도시된 메모리 칩을 이용하는 메모리 시스템의 제1 구성예를 나타낸 도면.
도 17은 도 15에 도시된 메모리 칩을 이용하는 메모리 시스템의 제2 구성예를 나타낸 도면.
도 18은 본 발명의 제4 실시예에 따른 메모리 칩 내에 포함되는 동작 출력 발생 회로의 제2 예를 나타낸 회로도.
도 19는 도 18에 도시된 메모리 칩을 이용하는 메모리 시스템의 제1 구성예를 나타낸 도면.
도 20은 도 18에 도시된 메모리 칩을 이용하는 메모리 시스템의 제2 구성예를 나타낸 도면.
도 21은 도 18에 도시된 메모리 칩을 이용하는 메모리 시스템의 제3 구성예를 나타낸 도면.
본 발명의 실시예들에 대해 이하 첨부 도면을 참조하여 설명하기로 한다. 이하의 설명에서는, 도면 전체에 걸쳐 공통 부분들은 공통의 참조 부호들에 의해 표시된다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 메모리 시스템의 기본 구성을 나타낸 블럭도이다.
도 1에 도시된 바와 같이, 제1 실시예에 따른 메모리 시스템(1)은 컨트롤러(2)와, 이 컨트롤러(2)에 의해 제어되는 메모리(3)를 포함한다. 메모리(3)의 일례는 비휘발성 반도체 메모리이다. 비휘발성 반도체 메모리의 일례는 플래시 메모리이다. 플래시 메모리의 일례는 NAND 플래시 메모리이다. 메모리 시스템(1)의 구체적인 예는 메모리 카드이다. 메모리 카드는, 예를 들면 디지털 카메라, 모바일 폰 및 휴대용 음악 플레이어에 대한 기록 매체로서 이용된다.
이 실시예에서 메모리(3)는 컨트롤러(2)로부터 제어 신호, 기록 데이터 및 커맨드를 수신한다. 메모리(3)는 컨트롤러(2)에 판독 데이터, 및 레디/비지(ready/busy) 출력(RY/BY)을 출력한다. 제어 신호의 예들은, 칩 인에이블 /CE("/"는 부논리(negative logic)를 나타냄), 기록 인에이블 /WE, 판독 인에이블 /RE, 커맨드 래치 인에이블 CLE, 어드레스 래치 인에이블 ALE, 파워-온 선택 PSL, 및 기록 보호 /WP이다. 이들 제어 신호들은 제어 신호 핀들을 통해 컨트롤러(2)로부터 메모리(3)에 입력된다. 커맨드의 입력, 기록 데이터의 입력 및 판독 데이터의 출력은, 예를 들어 8비트 혹은 16비트의 I/O 핀을 통해 실행된다. 레디/비지 출력은, 레디/비지 핀을 통해 메모리(3)로부터 컨트롤러(2)에 전송된다.
이 예에서 컨트롤러(2)는 호스트와 메모리(3) 간의 인터페이스를 위한 인터페이스 기능을 갖는다. 이에 따라, 이 실시예의 메모리 시스템(1)은 호스트 측에 대한 수동 장치 기능을 실현한다. 컨트롤러(2)는 호스트로부터 제어 신호, 기록 데이터 및 커맨드를 수신한다. 컨트롤러(2)는 제어 신호에 따라 호스트로부터 커맨드를 수신한다. 컨트롤러(2)는, 수신된 커맨드에 따라 메모리(3)를 제어하여, 호스트로부터 송신된 기록 데이터를 메모리(3)에 기록하고, 메모리(3)로부터 판독된 판독 데이터를 호스트에 송신하고, 메모리(3)에 기록된 데이터를 소거한다.
이러한 방식으로, 메모리(3)는 컨트롤러(2)의 제어 하에서 기록, 판독 및 소거 동작들을 실행한다.
또한, 이 실시예의 메모리(3)는, 전술한 기능들 외에도, 높은 전력 소비 동작 출력 발생 회로(10)를 포함한다. 높은 전력 소비 동작 출력 발생 회로(10)는, 내부 동작 동안 메모리(3)의 전력 소비량에 따라 메모리(3)의 외부에 큰 소비 전력 동작 출력을 어서트(assert) 및 니게이트(negate)한다. 기록, 판독 및 소거 동작들에서, 메모리(3)는, 기록, 판독 및 소거의 각 동작들 중 몇 개의 내부 동작들을 순차적으로 실행하거나 반복한다. 예를 들면, 기록 동작에서, 내부 동작의 예들에는, 어드레스의 입력, 기록 데이터의 입력, 데이터 레지스터에서의 기록 데이터의 래치(이 스테이지까지의 동작들을 "제1 사이클"이라 칭함), 비트선의 프리차지, 비트선으로의 기록 데이터 전송, 워드선으로의 기록 펄스 인가, 검증 판독, 및 소정의 데이터에 도달하지 않은 셀로의 데이터 재기록(이 스테이지까지의 동작들을 "오토 페이지 프로그램"이라 칭함)이 포함된다. 이들 내부 동작들은 전력 소비량이 서로 다르다. 특히, 비트선의 프리차지 및 워드선으로의 기록 펄스 인가는 많은 양의 전류를 소비하며, 이들 내부 동작들에서의 전력 소비는 다른 내부 동작들에서보다 커지게 되는 경향이 있다. 메모리(3)의 전력 소비가 소정의 값 이상에 도달하거나 소정의 값을 초과할 때, 높은 전력 소비 동작 출력 발생 회로(10)는 높은 전력 소비 동작 출력을 어서트한다. 반면에, 메모리(3)의 전력 소비가 소정의 값 미만, 혹은 소정의 값 이하일 때, 높은 전력 소비 동작 출력 발생 회로(10)는 높은 전력 소비 동작 출력을 니게이트한다. 이에 의해, 메모리(3)는, 메모리(3)의 외부에 자신의 전력 소비량을 통지한다.
이 실시예의 컨트롤러(2)는 높은 전력 소비 동작 출력을 수신하는 기능을 가지며, 높은 전력 소비 동작 출력에 따라 컨트롤러(2)의 동작 모드를 스위칭한다. 도 1에 도시된 동작 모드 스위칭 신호 발생 회로(11)가 스위칭 신호를 발생시킨다. 이 실시예의 컨트롤러(2)는, 높은 전력 소비 동작 출력이 니게이트되고 있는 동안 통상의 전력 소비 모드로 동작한다. 높은 전력 소비 동작 출력이 어서트되면, 이 실시예의 컨트롤러(2)는 동작 모드를 통상의 전력 소비 모드에서 낮은 전력 소비 모드로 스위칭한다. 높은 전력 소비 동작 출력이 어서트되고 있는 동안에는, 컨트롤러(2)는 낮은 전력 소비 모드로 동작한다.
제1 실시예에 따른 메모리 시스템(1)의 구체적인 이로운 효과들에 대해 이하에 설명한다.
도 2는 전형적인 예에서 메모리 시스템 동작과 전력 소비 간의 관계의 예를 나타낸 타이밍차트이다.
도 2에 도시된 바와 같이, 컨트롤러의 처리와 메모리의 비지 상태가 결칩게 되는 경우, 메모리 전력 소비의 피크와 컨트롤러 전력 소비의 피크가 겹치게 되는 경우가 존재한다. 이들 피크들이 겹치게 되는 경우, 화살표 A로 나타낸 바와 같이, 시스템의 전력 소비의 피크가 가파르게 상승한다. 이로 인해, 배터리 전력 소비가 증가하게 되거나, 혹은 배터리 용량을 초과하는 전력 소비로 인한 오동작을 초래할 수 있다. 그러나, 메모리가 비지 상태에 있는 경우에도, 컨트롤러의 처리는 진행되므로, 메모리 시스템의 처리 속도는 빠르다.
도 3은 전형적인 예에서 메모리 시스템 동작과 전력 소비 간의 관계의 다른 예를 나타낸 타이밍차트이다.
메모리 시스템에는 레디/비지 출력 RY//BY가 제공된다. 레디/비지 출력 RY//BY를 이용하여, 도 2에 도시된 바와 같이, 메모리가 비지 상태에 있는 동안, 컨트롤러의 처리를 정지시키는 것을 생각할 수 있다. 비지 상태 동안, 컨트롤러의 처리가 정지된다. 이에 따라, 메모리 전력 소비의 피크가 컨트롤러 전력 소비의 피크와 겹치지 않게 된다. 이 예에서, 시스템 전력 소비의 피크는 가파르게 상승하지 않는다. 그러나, 메모리가 비지 상태에 있는 동안 컨트롤러의 처리는 정지되기 때문에, 메모리 시스템의 처리 속도는 느리다.
도 4는 본 발명의 제1 실시예에서 메모리 시스템 동작과 전력 소비 간의 관계의 예를 나타낸 타이밍차트이다.
이 예의 메모리 시스템(1)은 레디/비지 출력 RY//BY 외에도, 높은 전력 소비 동작 출력 LPcspt//HPcspt를 갖는다. 나타낸 바와 같이, 이 예에서 출력 LPcspt//HPcspt가 "H" 레벨에 있을 때에는, 메모리(3)의 전력 소비는 작다(높은 전력 소비 동작 출력이 니게이트됨). 반면에, 출력 LPcspt//HPcspt가 "L" 레벨에 있을 때에는, 메모리(3)의 전력 소비는 크다(높은 전력 소비 동작 출력이 어서트됨). 이 예의 메모리 시스템(1)에서, 컨트롤러(2)는, 메모리(3)가 비지 상태에 있는 동안에도 처리를 진행하지만, 컨트롤러(2)는, 출력 LPcspt//HPcspt가 "L" 레벨에 있는 동안, 즉 높은 전력 소비 동작 출력이 어서트되고 있는 동안 처리를 부분적으로 정지시키거나, 혹은 처리를 정지시킨다. 도 4에 도시된 예에서는, 실시예를 보다 이해하기 쉽게 하기 위해 처리를 정지시킨다. 이러한 방식으로, 컨트롤러(2)는, 메모리(3)의 전력 소비가 높은 동안 처리를 부분적으로 정지시키거나 혹은 처리를 정지시켜서, 낮은 전력 소비 모드로 동작한다. 메모리(3)의 전력 소비가 적은 동안에는, 처리가 진행된다. 이에 의해, 높은 처리 속도를 유지하면서, 전체 메모리 시스템(1)의 높은 전력 소비의 피크를 억제할 수 있다.
다음으로, 제1 실시예에 따른 메모리 시스템의 구체적인 예들에 대해 설명한다.
도 5는 본 발명의 제1 실시예에 따른 메모리 시스템의 제1 예를 나타낸 블럭도이다.
도 5에 도시된 바와 같이, 제1 예의 메모리 시스템(1)에 포함되는 메모리(3)에서, 높은 전력 소비 동작 출력 발생 회로(1)는, 고전압 발생 회로(20)로부터의 출력에 기초하여 높은 전력 소비 동작 출력을 어서트하거나 니게이트한다. 또한, 제1 예의 메모리 시스템(1)에 포함되는 컨트롤러(2)에서, 높은 전력 소비 동작 출력이 어서트되었을 때, 동작 모드 스위칭 신호 발생 회로(11)는 내부 발진기(OSC)(21)의 내부 클럭의 발진을 중단시키거나, 혹은 내부 클럭의 공급을 중단시킨다. 내부 클럭은, 컨트롤러(2) 자체의 내부 동작의 타이밍을 결정하는데에 이용된다. 예를 들면, 내부 클럭은 호스트 인터페이스(호스트 I/F), 버퍼, CPU 및 메모리 인터페이스(메모리 I/F)에 공급되며, 이들 회로 블럭들은 내부 클럭에 기초하여 동작한다. 컨트롤러(2) 자체의 처리는, 내부 발진기(21) 자체의 발진을 중단시키거나, 혹은 내부 발진기(21) 자체의 발진을 중단시키지 않고 내부 클럭의 공급을 중단시킴으로써 정지될 수 있다. 또한, 컨트롤러(2) 자체의 처리는, 호스트 인터페이스로의 내부 클럭, 버퍼로의 내부 클럭, CPU로의 내부 클럭, 및 메모리 인터페이스로의 내부 클럭 중 하나 이상의 공급을 중단시킴으로써 부분적으로 정지될 수 있다. 또한, 높은 전력 소비 동작 출력이 어서트 상태로부터 니게이트 상태로 천 이된 것을 검출하면, 컨트롤러(2)는 내부 클럭의 발진 또는 내부 클럭의 공급을 재개하여서, 낮은 전력 소비 모드로부터 통상의 전력 소비 모드로 복귀한다.
이외에도, 높은 전력 소비 동작 출력이 어서트되면, 컨트롤러(2)는, 컨트롤러(2)와 메모리 간의 데이터 전송을 정지시킬 수 있다. 이에 의해 또한 컨트롤러(2)를 낮은 전력 소비 모드로 설정할 수 있다. 높은 전력 소비 동작 출력이 어서트 상태로부터 니게이트 상태로 천이된 것을 검출하면, 컨트롤러(2)는 컨트롤러(2)와 메모리 간의 데이터 전송을 재개하여서, 낮은 전력 소비 모드로부터 통상의 전력 소비 모드로 복귀한다.
다음으로, 제1 예의 메모리 시스템(1)에 포함되는 메모리(3)의 구체적인 동작의 예에 대해 설명한다.
도 6은 도 5에 도시된 메모리 시스템의 기록 동작의 예를 나타낸 파형도이다.
구체적인 동작의 예로서, 기록 동작들 중의 하나인 오토 페이지 프로그램이 설명된다. 당연히, 기록 동작 외에도, 소거 동작 및 판독 동작이 마찬가지로 실행될 수 있다.
도 6은 기록 동작들 중의 하나인 오토 페이지 프로그램을 나타낸 도면이다. 오토 페이지 프로그램은, 기록 인에이블 /WE가 "L" 레벨에 있는 동안에, 입/출력 핀 I/O에 커맨드 10h("h"는 16진수를 나타냄)가 입력될 때에 개시된다. 그 후, 기록 인에이블 /WE가 "L" 레벨에 있는 동안에, 입/출력 핀 I/O에 커맨드 70h가 입력되면, 기록의 "성공" 혹은 "실패"를 나타내는 상태를 판독하기 위한 상태 판독이 실행된다.
오토 페이지 프로그램 동안, 레디/비지 출력이 "L"로 설정된다. 이 동안에, 높은 전력 소비 동작 출력 LPcspt//HPcspt는 "H"와 "L" 간의 레벨 변동을 반복하는데, 이것은 이하의 제어에 기초한 것이다.
도 7은 도 5에 도시된 메모리 시스템에서의 승압 전압 VPP와 동작 출력 LPcspt//HPcspt 간의 관계를 나타낸 파형도이다.
오토 페이지 프로그램이 시작되는 경우, 도 5에 도시된 고전압 발생 회로(20)가 활성화되어 승압 전압 VPP를 발생시킨다. 전력 소비가 증가하기 쉬운 경향에 있는 상태의 일례는, 고전압 발생 회로(20)가 승압 동작을 행하고 있는 상태이다("H"는 전력 소비가 큰 기간이며, "L"은 전력 소비가 작은 기간임). 본 명세서에서는 특별히 도시되어 있지 않지만, 메모리(3) 내에서는 고전압 발생 회로(20)에 승압 동작을 행하도록 지시하는 내부 신호가 발생된다. 이 내부 신호는 도 5에 도시된 높은 전력 소비 동작 출력 발생 회로(10)에 수신되며, 이에 의해, 높은 전력 소비 동작 출력 발생 회로(10)는 승압 동작 동안 동작 출력 LPcspt//HPcspt를 "L" 레벨로 설정할 수 있다("어서트"). 또한, 오토 페이지 프로그램에서는, 셀의 임계치가, 입력된 기록 데이터에 대응하는 소정의 레벨에 도달할 때까지 "기록" 및 "검증"이 반복된다. 즉, 비트선으로의 프리차지 및 워드선으로의 기록 펄스 인가가 반복된다. 전술한 바와 같이, 이들 내부 동작들은 많은 양의 전류를 소비하기 때문에, 비트선이 프리차지될 때마다, 그리고 기록 펄스가 워드선에 인가될 때마다 승압 전압 VPP의 강하와 승압 동작의 개시가 반복된다. 승압 동작시에도 또한, 메 모리(3)의 전력 소비가 증가하며, 이에 따라 동작 출력 LPcspt//HPcspt가 "L" 레벨로 설정된다.
동작 출력 LPcspt//HPcspt에 대해 메모리(3)의 외부에 통지함으로써, 컨트롤러(2)는 도 4에 도시된 바와 같은 동작을 수행할 수 있다.
제1 예에 따른 메모리(3)의 구성예에 대해 이하에 설명한다.
도 5에 도시된 메모리(3)는 메모리 칩이다. 이 메모리 칩은 메모리 셀 어레이(101), 메모리 제어 회로(102), 커맨드 디코더(103), 동작 머신(104), 입/출력 회로(I/O)(105), 데이터 레지스터(106), 고전압 발생 회로(20), 및 높은 전력 소비 동작 출력 발생 회로(10)를 포함한다.
복수의 메모리 셀들이 메모리 셀 어레이(101) 내에 집적된다. 메모리 셀의 일례는 비휘발성 반도체 메모리 셀이다. 비휘발성 반도체 메모리 셀의 일례는 임계치 가변 트랜지스터, 혹은 임계치 가변 트랜지스터를 복수 개 포함하는 메모리 셀 유닛이다. 임계치 가변 트랜지스터의 일례는, 전하 축적층을 가지며, 전하 축적층에 축적된 전하의 양, 예를 들면, 전자의 양에 따라 가변되는 임계치를 갖는 트랜지스터이다. 메모리 셀 유닛의 일례는, 임계치 가변 트랜지스터들을 소스선과 비트선 사이에 직렬로 연결한 NAND형 메모리 셀 유닛이다. 메모리 셀 어레이(101)는 메모리 셀 제어 회로(102)에 의해 제어된다.
커맨드 디코더(103)는 메모리 칩의 외부로부터의 커맨드를 디코딩한다. 이 커맨드는 입/출력 회로(105)를 통하여 커맨드 디코더(103)에 입력된다.
동작 머신(104)은 커맨드 디코더(103)로부터의 출력에 따라 적어도 하나의 동작을 판단하고, 이 판단된 동작에 따라 메모리 제어 회로(102)를 제어하는 제어 신호를 출력한다.
데이터 레지스터(106)는 메모리 칩의 외부로부터의 데이터(기록 데이터)를 일시적으로 저장한다. 이 기록 데이터는 입/출력 회로(105)를 통하여 데이터 레지스터(106)에 입력된다. 또한, 데이터 레지스터(106)는 메모리 셀 어레이(101)로부터의 데이터(판독 데이터)를 일시적으로 저장한다. 이 판독 데이터는 입/출력 회로(105)를 통하여 메모리 칩의 외부에 출력된다.
고전압 발생 회로(20)는 승압 회로를 포함한다. 승압 회로의 일례는 차지 펌프 회로이다. 승압 회로를 포함하는 고전압 발생 회로(20)는 메모리 제어 회로(102)로부터의 제어 신호에 따라 승압 전압을 발생시킨다. 승압 전압의 일례는 VPP이다.
높은 전력 소비 동작 출력 발생 회로(10)는, 고전압 발생 회로(20)로부터의 내부 신호에 기초하여, 고전압 발생 회로(20)가 승압 동작을 행하고 있는지 여부를 판정한다. 이 판정 결과에 기초하여, 높은 전력 소비 동작 출력 발생 회로(10)는 높은 전력 소비 동작 출력이 어서트될 것인지 혹은 니게이트될 것인지 여부를 판정한다. 예를 들면, 높은 전력 소비 동작 출력 발생 회로(10)는, 고전압 발생 회로(20)가 승압 동작을 행하고 있는 동안에는 높은 전력 소비 동작 출력을 어서트하고, 고전압 발생 회로(20)가 승압 동작을 행하고 있지 않은 동안에는 높은 전력 소비 동작 출력을 니게이트한다.
다음으로, 제1 예에 따른 컨트롤러(2)의 구성예에 대해 설명한다.
도 5에 도시된 컨트롤러(2)는 컨트롤러 칩이다. 컨트롤러 칩은, 전술한 바와 같이, 호스트와 메모리(3) 간의 인터페이스를 위한 인터페이스 기능을 갖는다. 인터페이스 기능의 일례로서, 컨트롤러 칩은 메모리(3) 내의 물리적 상태(예를 들면, 어떤 물리적 블럭 어드레스에, 몇 번째의 논리적 섹터 어드레스 데이터가 저장되어 있는지, 혹은 어떤 블럭이 소거 상태에 있는지)를 관리한다. 컨트롤러 칩은 호스트 인터페이스(호스트 I/F)(201), CPU(Central Processing Unit)(202), 메모리 인터페이스(메모리 I/F)(203), ROM(Read Only Memory)(204), RAM(Random Access Memory)(205), 동작 모드 스위칭 신호 발생 회로(11) 및 내부 발진기(21)를 포함한다.
호스트 인터페이스(201)는 호스트와 컨트롤러 칩 간의 인터페이스 처리를 실행한다.
CPU(202)는 전체 메모리 시스템(1)의 동작을 제어한다. 예를 들면, 메모리 시스템(1)에 전원이 공급되면, CPU(202)는, ROM(204)에 저장되어 있는 펌웨어(제어 프로그램)를 RAM(205)으로 읽어내며, 소정의 처리를 실행하여서, 각종 테이블들을 RAM(205) 내에 작성한다.
또한, CPU(202)는 기록 커맨드, 판독 커맨드 및 소거 커맨드를 호스트로부터 수신하며, 메모리(3)에 대하여 소정의 처리를 실행하거나 혹은 버퍼(206)를 통한 데이터 전송 처리를 제어한다.
ROM(204)은, 예를 들면 CPU(202)에 의해 제어되는 제어 프로그램을 저장한다.
RAM(205)은, CPU(202)의 작업 영역으로서 이용되며 제어 프로그램 및 각종 테이블들을 저장한다.
메모리 인터페이스(203)는 컨트롤러 칩과 메모리(3) 간의 인터페이스 처리를 실행한다.
버퍼(206)는, 호스트로부터 전송된 데이터가 메모리(3)에 기록될 때 소정량의 데이터(예를 들면, 1페이지)를 일시적으로 저장하며, 또한 메모리(3)로부터 판독되는 데이터가 호스트에 전송될 때 소정량의 데이터를 일시적으로 저장한다.
내부 발진기(21)는 내부 클럭을 발진시킨다. 내부 클럭은, 예를 들어 호스트 인터페이스(201), CPU(202), 메모리 인터페이스(203) 및 버퍼(206)에 공급된다.
동작 모드 스위칭 신호 발생 회로(11)는, 전술한 바와 같이, 높은 전력 소비 동작 출력이 어서트될 때, 내부 발진기(21)의 내부 클럭의 발진을 중단시키거나 혹은 내부 클럭의 공급을 중단시키는 스위칭 신호를 발생시킨다.
도 8은 본 발명의 제1 실시예에 따른 메모리 시스템의 제2 예를 나타낸 블럭도이다.
제1 예에서는, 높은 전력 소비 동작 출력 발생 회로(10)는, 동작 출력 LPcspt//HPcspt를 발생시키기 위해, 고전압 발생 회로(20)의 승압 동작을 지시하는 내부 신호를 이용한다. 그러나, 동작 출력 LPcspt//HPcspt의 발생은 이 예에 제한되지 않는다. 예를 들면, 도 8에 도시된 바와 같이, 동작 출력 LPcspt//HPcspt은, 메모리 제어 회로(102)의 내부 신호를 이용하여 발생될 수 있다. 예를 들면, 전술한 바와 같이, 비트선의 프리차지와 워드선으로의 기록 펄스의 인가시에 많은 양의 전류가 소비된다. 메모리 제어 회로(102)는, 비트선을 프리차지하기 위한 내부 신호와, 워드선에 기록 펄스를 인가하기 위한 내부 신호를 발생시킨다. 예를 들면, 이들 내부 신호들을 이용함으로써, 도 7에 도시된 바와 같은 파형을 갖는 동작 출력 LPcspt//HPcspt이 발생될 수 있다.
특별히 도시되어 있지는 않지만, 높은 전력 소비 동작 출력 발생 회로(10)는, 동작 머신(104)으로부터의 제어 신호에 기초하여 동작들 중 하나를 판정하고, 이 판정된 동작에 따라 높은 전력 소비 상태 출력을 어서트할지 혹은 니게이트할지 여부를 판정하도록 구성될 수 있다.
마찬가지로, 도시되어 있지는 않지만, 높은 전력 소비 동작 출력 발생 회로(10)는, 커맨드 디코더(103)로부터의 출력에 기초하여 동작들 중 하나를 판정하고, 이 판정된 동작에 따라 높은 전력 소비 상태 출력을 어서트할지 혹은 니게이트할지 여부를 판정하도록 구성될 수 있다.
(제2 실시예)
제2 실시예는 높은 전력 소비 동작 출력의 출력 방법과 관련된 예이다.
도 9는 본 발명의 제2 실시예에 따른 메모리 시스템의 제1 예를 나타낸 회로도이다.
도 9에 도시된 바와 같이, 메모리 시스템(1)은, 메모리(3)로부터 큰 전력 소비 동작 출력을 컨트롤러(2)에 전송하는 높은 전력 소비 동작 출력선을 포함한다.
도 9에 도시된 메모리(3)는 높은 전력 소비 동작 출력이 어서트될 때 높은 전력 소비 동작 출력선을 구동시키고, 높은 전력 소비 동작 출력이 니게이트될 때 전력 소비 동작 출력선을 하이 임피던스로 설정하거나, 혹은 그 반대로 한다. 도 9는 예를 통해 전자를 나타낸다.
구체적으로는, 높은 전력 소비 동작 출력 발생 회로(10)의 출력은, N-채널 절연 게이트 FET(30)의 게이트에 공급된다. FET(30)는, 높은 전력 소비 동작 출력 발생 회로(10)의 출력이 "H" 레벨에 있을 때에는 높은 전력 소비 동작 출력선을 구동시키고, 높은 전력 소비 동작 출력선의 전위를 접지 전위 Vss의 방향으로 천이시킨다. 반면에, FET(30)는, 높은 전력 소비 동작 출력 발생 회로(10)의 출력이 "L" 레벨에 있을 때에는 오프 상태로 되어서, 높은 전력 소비 동작 출력선을 하이 임피던스로 설정한다.
높은 전력 소비 동작 출력선은 컨트롤러(2)에 연결된다. 컨트롤러(2)는, 높은 전력 소비 동작 출력선과 전원 전위 Vdd 사이에 접속된 풀 업 저항(31)과, 높은 전력 소비 동작 출력선에 접속되어 있는 게이트를 갖는 P 채널 절연 게이트 FET(32)를 포함한다.
높은 전력 소비 동작 출력선의 전위가 접지 전위 Vss의 방향으로 저하되었을 때, FET(32)는 도통되며 노드(33)에서의 전위를 상승시킨다. 반면에, 높은 전력 소비 동작 출력선의 전위가 풀업 저항에 의해 접지 전위 Vss로부터 전원 전위 Vdd의 방향으로 상승하였을 때에는, FET(32)는 턴 오프되고, 노드(33)에서의 전위를 저하시킨다. 노드(33)의 전위에 따라, 동작 모드 스위칭 신호 발생 회로(11)는 스위칭 신호를 인에이블시키거나 혹은 디스에이블시킨다.
전술한 방법은, 메모리(3)를 복수 개 갖는 메모리 시스템에 이롭게 적용가능 하다.
도 10은 본 발명의 제2 실시예에 따른 메모리 시스템의 사용예를 나타낸 도면이다.
도 10에 도시된 메모리 시스템(1)은 n개의 메모리들(3)(3-1~3-n)을 포함한다. 메모리들(3-1~3-n)은 각각 FET들(30)을 포함한다. FET들(30)은 높은 전력 소비 동작 출력선에 공통으로 접속되어 있다. FET들(30)중 하나가 도통 상태로 되면, 높은 전력 소비 동작 출력선의 전위는 접지 전위 Vss의 방향으로 저하된다. 이 접속은 소위 "와이어드-OR 접속(wired-OR connection)"이다.
메모리(3)는, 높은 전력 소비 동작 출력이 어서트될 때 높은 전력 소비 동작 출력선을 구동시키며, 높은 전력 소비 동작 출력이 니게이트될 때 전력 소비 동작 출력선을 하이 임피던스로 설정하거나, 혹은 그 반대로 할 수 있다. 이에 의해, 복수의 메모리들(3)의 높은 전력 소비 동작 출력은 와이어드-OR 접속 형태로 컨트롤러(2)에 공급될 수 있다. 따라서, 제2 실시예에 따른 메모리 시스템(1)은 복수의 메모리들(3)을 갖는 메모리 시스템에 이롭게 적용가능하다.
도 11은 본 발명의 제2 실시예에 따른 메모리 시스템의 제2 예를 나타낸 회로도이다.
도 11에 도시된 바와 같이, 풀 업 저항(31)은 컨트롤러(2)의 내부가 아니라 컨트롤러(2)의 외부에 제공될 수도 있다. 예를 들면, 풀 업 저항(31)은, 메모리(3)의 전력 소비 동작 핀(34)과, 컨트롤러(2)의 전력 소비 동작 핀(35) 사이에서 연장되는 높은 전력 소비 동작 출력선과, 전원 전위 Vdd 사이에 접속될 수도 있다.
도 12는 메모리 시스템의 제1 접속예를 나타낸 블럭도이다.
도 12에 도시된 바와 같이, 제1 접속예에서는, 컨트롤러(2) 및 메모리(3)는 메모리 시스템(1) 내의 회로 기판(10) 상에 배치되며, 컨트롤러(2) 및 메모리(3)는 회로 기판(10) 상에 형성된 배선(41)을 통하여 접속되어 있다. 이 경우, 도 9에 도시된 제1 예 및 도 11에 도시된 제2 예 양쪽 모두가 이용될 수 있다. 도 11에 도시된 제2 예가 이용될 수 있는 이유는, 회로 기판(10) 상에 풀 업 저항(31)이 형성되는 것으로 충분하기 때문이다.
도 13은 메모리 시스템의 제2 접속예를 나타낸 블럭도이다.
도 13에 도시된 바와 같이, 제2 접속예에서, 컨트롤러(2)는 메모리(3) 상에 배치되며, 컨트롤러(2) 및 메모리(3)는 본딩 와이어(42)를 통하여 접속되어 있다. 이 경우에도 또한, 도 9에 도시된 제1 예 및 도 11에 도시된 제2 예 양쪽 모두가 이용될 수 있지만, 제2 예를 이용하는 것은 비교적 어렵다. 그 이유는, 풀업 저항(31)을 본딩 와이어(42)에 접속하는 것이 어렵기 때문이다. 그러나, 제1 예에서처럼, 풀업 저항(31)이 컨트롤러(2) 상에 제공되는 경우, 컨트롤러(2) 및 메모리(3)를 접속하는 것으로 충분하기 때문에 그 이용이 용이하다. 이 관점으로부터, 도 9에 도시된 제1 예는, 소형화를 촉진하기 위해 컨트롤러(2)가 메모리(3) 상에 배치되어 있는 메모리 시스템(1)에 이롭게 적용가능함을 알 수 있다.
(제3 실시예)
도 14는 본 발명의 제3 실시예에 따른 메모리 시스템의 일례를 나타낸 블럭도이다.
도 14에 도시된 바와 같이, 제3 실시예에서는, 높은 전력 소비 동작의 레벨이 컨트롤러(2)로부터의 지시에 의해 메모리(3)에 선택적으로 설정될 수 있다. 구체적으로는, 높은 전력 소비 동작 출력의 "어서트" 및 "니게이트"를 구별하기 위한 전력 소비 값의 레벨은 외부로부터 설정된다. 설정된 전력 소비 값의 레벨은, 메모리(3)의 전력 소비 경계 설정 레비스터(50)에 저장된다. 시퀀스 상태 판별 회로(51)는 시퀀스 상태를 판별하고, 메모리(3)의 전력 소비의 값을 검출하거나 혹은 추정한다. 전력 소비 경계 설정 레지스터(50)에 저장되어 있는 레벨은 시퀀스 상태 판별 회로(51)에 공급된다. 시퀀스 상태 판별 회로(51)는, 예를 들면 공급된 레벨과, 메모리(3)의 전력 소비의 검출 혹은 추정된 레벨을 비교한다. 그 비교 결과는 높은 전력 소비 동작 출력 발생 회로(10)에 출력된다. 시퀀스 상태 판별 회로(51)로부터의 출력에 기초하여, 높은 전력 소비 동작 출력 발생 회로(10)는 높은 전력 소비 동작 출력을 "H" 레벨 또는 "L" 레벨로 설정한다. 또한, 전력 소비는 기록, 판독 및 소거 동작들에 따라 다르다. 각 동작들에 대응하는 서로 다른 레벨들은 전력 소비 경계 설정 레지스터(50)에 저장될 수 있으며, 시퀀스 상태 판별 회로(51)는, 각 동작에 따라 높은 전력 소비 동작 출력을 "H" 레벨로 설정할지 혹은 "L" 레벨로 설정할지를 결정하기 위한 출력을 발생시키도록 유발될 수 있다. 또한, 메모리 시스템의 모드들에 대응하는 서로다른 레벨들이 전력 소비 경계 설정 레지스터(50)에 저장될 수 있으며, 시퀀스 상태 판별 회로(51)는, 각 모드들에 따라 높은 전력 소비 동작 출력을 "H" 레벨로 설정할지 혹은 "L" 레벨로 설정할지를 결정하기 위한 출력을 발생시키도록 유발될 수 있다.
제3 실시예에 따르면, 높은 전력 소비 동작 출력의 "어서트" 및"니게이트"를 구별하기 위한 전력 소비 값의 레벨이, 메모리 시스템(1)의 필요에 따라 설정되는 고정적인 소정의 전력 소비값 이하의 레벨로 유지될 수 있다. 대안적으로는, 호스트 측으로부터 설정된 메모리 시스템의 모드에 따라, 유지되어야 하며 초과되어서는 않되는 소정의 전력 소비값이 선택될 수 있다.
(제4 실시예)
도 15는 본 발명의 제4 실시예에 따른 메모리 칩에 포함되는 동작 출력 발생 회로의 제1 예를 나타낸 회로도이다.
도 15에 도시된 바와 같이, 전력 소비 동작 핀은 레디/비지 핀(61)과 공유될 수 있다.
레디/비지 발생 회로(60)의 출력은 N 채널 절연 게이트 FET(63)의 게이트에 연결되어 있다. FET(63)는 스위치 회로(62)를 통하여 핀(61)과 접지 전위 Vss 사이에 직렬로 연결되어 있다. 스위치 회로(62)의 구체적인 예는 CMOS 트랜스퍼 게이트(64)이다. 트랜스퍼 게이트(64)는 핀(61)과 FET(63) 사이에 접속되어 있다.
높은 전력 소비 동작 출력 발생 회로(10)의 출력은 FET(30)의 게이트에 연결되어 있다. FET(30)는 스위치 회로(62)를 통하여 핀(61)과 접지 전위 Vss 사이에 직렬로 연결되어 있다. 스위치 회로(62)의 구체적인 예는 CMOS 트랜스퍼 게이트(65)이다. 트랜스퍼 게이트(65)는 핀(61)과 FET(63) 사이에 접속되어 있다.
이 예에서 레디/비지 발생 회로(60)는, 인에이블 신호 EN이 "H" 레벨에 있을 때 활성화되며, 인에이블 신호 EN이 "L" 레벨에 있을 때 비활성화된다. 이 예에서 높은 전력 소비 동작 출력 발생 회로(10)는, 인에이블 신호 EN의 반전 신호인 신호 /EN이 "H" 레벨에 있을 때 활성화되며, 신호 /EN이 "L" 레벨에 있을 때 비활성화된다.
이에 따라, 도 16에 도시된 바와 같이, 신호 EN이 "H" 레벨에 있을 때, 레디/비지 발생 회로(60)는 활성화되며 큰 전력 소비 동작 출력 발생 회로(10)는 비활성화된다. 도 15에 도시된 트랜스퍼 게이트(64)는 도통 상태로 되며, 트랜스퍼 게이트(65)는 비도통 상태로 된다. 이에 따라, FET(30)는 핀(61)으로부터 접속해제되며, FET(63)는 핀(61)에 접속된다.
이 경우, 제4 실시예의 제1 예에 따른 메모리(3)는, 컨트롤러(2)가 레디/비지 핀(66)만을 지원할 때에 이용가능하다.
반대로, 도 17에 도시된 바와 같이, 신호 EN이 "L" 레벨에 있을 때에는, 높은 전력 소비 동작 출력 발생 회로(10)는 활성화되며 레디/비지 발생 회로(60)는 비활성화된다. 도 15에 도시된 트랜스퍼 게이트(65)는 도통 상태로 되며, 트랜스퍼 게이트(64)는 비도통 상태로 된다. 이에 따라, FET(30)가 핀(61)에 접속된다.
이 경우, 제4 실시예의 제1 예에 따른 메모리(3)는, 컨트롤러(2)가 전력 소비 동작 핀(67)만을 지원할 때 이용가능하다.
도 18은 본 발명의 제4 실시예에 따른 메모리 칩 내에 포함되는 동작 출력 발생 회로의 제2 예를 나타낸 회로도이다.
제2 예에서, 레디/비지 핀(68) 및 전력 소비 동작 핀(69) 양쪽 모두가 제공되며, 이들 중 하나만, 혹은 이들 양쪽 모두가 이용될 수 있다.
도 18에 도시된 바와 같이, 제2 예는, 스위치 회로(62') 면에서 제1 예와 다르다. 스위치 회로(62')는 스위치들(64, 65, 70)을 포함한다. 스위치(64)는 핀(68)과 FET(63) 사이에 접속되어 있다. 스위치(65)는 핀(69)과 FET(30) 사이에 접속되어 있다. 스위치(70)는 핀(68)과 핀(69) 사이에 접속되어 있다.
레디/비지 발생 회로(60)는, 인에이블 신호 EN1이 "H" 레벨에 있을 때 활성화된다.
높은 전력 소비 동작 출력 발생 회로(10)는, 인에이블 신호 EN2가 "H" 레벨에 있을 때 활성화된다.
도 19에 도시된 바와 같이, 신호 EN1이 "H" 레벨에 있고 신호 EN2가 "L" 레벨에 있을 때, 레디/비지 발생 회로(60)는 활성화되며, 높은 전력 소비 동작 출력 발생 회로(10)는 비활성화된다. 도 18에 도시된 트랜스퍼 게이트(64)는 도통 상태로 되며, 트랜스퍼 게이트(65)는 비도통 상태로 된다. 이에 따라, FET(63)가 핀(68)에 접속된다.
이 경우, 제4 실시예의 제2 예에 따른 메모리(3)는, 컨트롤러(2)가 레디/비지 핀(66)만을 지원할 때에 이용가능하다.
도 20에 도시된 바와 같이, 신호 EN1이 "L" 레벨에 있고 신호 EN2가 "H" 레벨에 있을 때, 높은 전력 소비 동작 출력 발생 회로(10)가 활성화되며 레디/비지 발생 회로(60)가 비활성화된다. 도 18에 도시된 트랜스퍼 게이트(65)는 도통 상태로 되며, 트랜스퍼 게이트(64)는 비도통 상태로 된다. 이에 따라, FET(30)은 핀(69)에 접속된다.
이 경우, 제4 실시예의 제2 예에 따른 메모리(3)는, 컨트롤러(2)가 전력 소비 동작 핀(67)만을 지원할 때 이용가능하다.
도 21에 도시된 바와 같이, 신호 EN1 및 신호 EN2 양쪽 모두가 "H" 레벨에 있을 때, 높은 전력 소비 동작 출력 발생 회로(10) 및 레디/비지 발생 회로(60) 양쪽 모두가 활성화된다. 도 18에 도시된 트랜스퍼 게이트들(64, 65) 양쪽 모두는 도통 상태로 되기 때문에, FET(63)는 핀(68)에 접속되며 FET(30)는 핀(69)에 접속된다.
이 경우, 제4 실시예의 제2 예에 따른 메모리(3)는, 컨트롤러(2)가 레디/비지 핀(66) 및 전력 소비 동작 핀(67) 양쪽 모두를 지원할 때에 이용가능하다.
전술한 실시예들은 이하의 양태들을 포함한다.
(1) 메모리 시스템으로서, 메모리 시스템은, 기록, 판독 및 소거의 동작들을 실행하고, 각 동작들 중 내부 동작들에 따라 전력 소비가 다르며, 각 동작들 중 내부 동작들에서 전력 소비량이 많을 때 높은 전력 소비 동작 출력을 어서트하는 메모리; 및 호스트와 메모리 간의 인터페이스 기능을 가지며 높은 전력 소비 동작 출력을 수신하며, 높은 전력 소비 동작 출력이 어서트될 때 그 동작 모드를 낮은 전력 소비 모드로 스위칭하는 컨트롤러를 포함한다.
(2) (1)에 따른 메모리 시스템으로서, 컨트롤러는, 낮은 전력 소비 모드 시에, 메모리와의 사이의 데이터 전송을 정지시킨다.
(3) (1)에 따른 메모리 시스템으로서, 컨트롤러는, 낮은 전력 소비 모드 시에, 컨트롤러 자체의 내부 동작의 타이밍을 결정하는 데에 이용되는 내부 클럭의 공급을 중단시킨다.
(4) (2)에 따른 메모리 시스템으로서, 컨트롤러는, 높은 전력 소비 동작 출력에 따라 컨트롤러의 동작 모드를 스위칭하기 위한 스위칭 신호를 발생시키는 동작 모드 스위칭 신호 발생 회로와, 메모리 인터페이스 회로를 포함하며, 스위칭 신호는 메모리 인터페이스 회로에 공급되며, 메모리 인터페이스 회로는, 스위칭 신호가 낮은 전력 소비 모드를 어서트하였을 때, 메모리와의 사이의 데이터 전송을 정지시킨다.
(5) (3)에 따른 메모리 시스템으로서, 컨트롤러는, 높은 전력 소비 동작 출력에 따라 컨트롤러의 동작 모드를 스위칭하기 위한 스위칭 신호를 발생시키는 동작 모드 스위칭 신호 발생 회로와, 내부 클럭을 발진시키는 내부 클럭 발진 회로를 포함하며, 스위칭 신호는 내부 발진 회로에 공급되며, 내부 발진 회로는, 스위칭 신호가 낮은 전력 소비 모드를 어서트하였을 때, 내부 클럭의 발진을 정지시킨다.
(6) (1)에 따른 메모리 시스템으로서, 메모리로부터의 높은 전력 소비 동작 출력을, 컨트롤러에 전송하는 높은 전력 소비 동작 출력선을 더 포함하며, 메모리는, 높은 전력 소비 동작 출력이 어서트되었을 때 높은 전력 소비 동작 출력선을 구동시키고, 높은 전력 소비 동작 출력이 니게이트되었을 때 높은 전력 소비 동작 출력선을 하이 임피던스로 설정하거나, 혹은 그 반대로 한다.
(7) (6)에 따른 메모리 시스템으로서, 컨트롤러는, 높은 전력 소비 동작 출력에 따라 컨트롤러의 동작 모드를 스위칭하기 위한 스위칭 신호를 발생시키는 스위칭 신호 발생 회로를 포함하며, 스위칭 신호 발생 회로는, 높은 전력 소비 동작 출력이 공급되는 공급점과 전원 사이에 접속된 저항을 포함하며, 스위칭 신호 발생 회로는, 저항과 공급점 사이의 접속 노드의 전위에 따라 스위칭 신호를 발생시킨다.
(8) (6)에 따른 메모리 시스템으로서, 높은 전력 소비 동작 출력선과 전원 사이에 접속된 저항을 더 포함한다.
(9) (1) 내지 (8) 중 어느 하나에 따른 메모리 시스템으로서, 메모리는 비휘발성 반도체 메모리이다.
(10) (9)에 따른 메모리 시스템으로서, 비휘발성 반도체 메모리는 NAND 플래시 메모리이다.
(11) 기록, 판독 및 소거의 동작들을 실행하고, 각 동작들 중 내부 동작들에 따라 전력 소비가 다른 메모리 칩으로서, 메모리 칩은, 각 동작들 중 내부 동작들에서 전력 소비량이 많을 때 높은 전력 소비 동작 출력을 어서트한다.
(12) (11)에 따른 메모리 칩으로서, 높은 전력 소비 동작 출력을 발생시키는 높은 전력 소비 동작 출력 발생 회로; 및 높은 전력 소비 동작 출력을 외부로 출력하는 외부 출력 단자를 더 포함하며, 높은 전력 소비 동작 출력 발생 회로는, 높은 전력 소비 동작 출력이 어서트될 때 외부 출력 단자를 구동시키고, 높은 전력 소비 동작 출력이 니게이트될 때 외부 출력 단자를 하이 임피던스로 설정하거나, 혹은 그 반대로 한다.
(13) (11)에 따른 메모리 칩으로서, 메모리 칩에서, 높은 전력 소비 동작 출력의 어서트 및 니게이트를 구별하는 전력 소비 값의 레벨은 외부로부터 설정된다.
(14) (13)에 따른 메모리 칩으로서, 전력 소비 값의 레벨을 저장하는 전력 소비 경계 설정 레지스터를 더 포함한다.
(15) (11)에 따른 메모리 칩으로서, 메모리 칩은, 복수의 메모리 셀들이 집적되는 메모리 셀 어레이; 메모리 셀 어레이를 제어하는 메모리 제어 회로; 외부로부터의 커맨드를 디코딩하는 커맨드 디코더; 커맨드 디코더로부터의 출력에 따라 복수 혹은 단수의 동작을 판정하고, 판정된 동작에 따라 메모리 제어 회로를 제어하기 위한 제어 신호를 출력하는 동작 머신; 및 동작 머신으로부터의 제어 신호에 기초하여, 복수 혹은 단수의 동작 중 하나를 판정하고, 판정된 동작 중 내부 동작에 따라 높은 전력 소비 동작 출력을 어서트할지 혹은 니게이트할지를 판정하는 높은 전력 소비 동작 출력 발생 회로를 포함한다.
(16) (11)에 따른 메모리 칩으로서, 메모리 칩은, 복수의 메모리 셀들이 집적되는 메모리 셀 어레이; 메모리 셀 어레이를 제어하는 메모리 제어 회로; 외부로부터의 커맨드를 디코딩하는 커맨드 디코더; 커맨드 디코더로부터의 출력에 따라 복수 혹은 단수의 동작을 판정하고, 판정된 동작에 따라 메모리 제어 회로를 제어하기 위한 제어 신호를 출력하는 동작 머신; 및 커맨드 디코더로부터의 출력에 기초하여, 복수 혹은 단수의 동작 중 하나를 판정하고, 판정된 동작 중 내부 동작에 따라 높은 전력 소비 동작 출력을 어서트할지 혹은 니게이트할지를 판정하는 높은 전력 소비 동작 출력 발생 회로를 포함한다.
(17) (11)에 따른 메모리 칩으로서, 메모리 칩은, 복수의 메모리 셀들이 집적되는 메모리 셀 어레이; 메모리 셀 어레이를 제어하는 메모리 제어 회로; 외부로 부터의 커맨드를 디코딩하는 커맨드 디코더; 커맨드 디코더로부터의 출력에 따라 복수 혹은 단수의 동작을 판정하고, 판정된 동작에 따라 메모리 제어 회로를 제어하기 위한 제어 신호를 출력하는 동작 머신; 고전압을 발생시키는 고전압 발생 회로; 및 고전압 발생 회로로부터의 내부 신호에 기초하여, 고전압 발생 회로가 고전압을 발생하고 있는지 여부를 판정하고, 판정된 동작에 따라 높은 전력 소비 동작 출력을 어서트할지 혹은 니게이트할지를 판정하는 높은 전력 소비 동작 출력 발생 회로를 포함한다.
(18) (11)에 따른 메모리 칩으로서, 메모리 칩은, 복수의 메모리 셀들이 집적되는 메모리 셀 어레이; 메모리 셀 어레이를 제어하는 메모리 제어 회로; 외부로부터의 커맨드를 디코딩하는 커맨드 디코더; 커맨드 디코더로부터의 출력에 따라 복수 혹은 단수의 동작을 판정하고, 판정된 동작에 따라 메모리 제어 회로를 제어하기 위한 제어 신호를 출력하는 동작 머신; 및 메모리 제어 회로로부터의 내부 신호에 기초하여, 복수 혹은 단수의 동작 중 하나를 판정하고, 판정된 동작 중 내부 동작에 따라 높은 전력 소비 동작 출력을 어서트할지 혹은 니게이트할지를 판정하는 높은 전력 소비 동작 출력 발생 회로를 포함한다.
(19) (11) 내지 (18) 중 어느 하나에 따른 메모리 칩으로서, 메모리 칩은 비휘발성 반도체 메모리 칩이다.
(20) (19)에 따른 메모리 칩으로서, 비휘발성 반도체 메모리 칩은 NAND 플래시 메모리 칩이다.
(21) (11)에 따른 메모리 칩으로서, 높은 전력 소비 동작 출력의 핀은 레디/ 비지 핀과 공유되고, 높은 전력 소비 동작 출력 및 레디/비지 중 하나가 선택되어 공유된 핀으로부터 출력된다.
(22) (11)에 따른 메모리 칩으로서, 메모리 칩은, 높은 전력 소비 동작 출력이 공급되는 제1 핀; 및 레디/비지 출력이 공급되는 제2 핀을 포함하며, 제1 및 제2 핀들은 높은 전력 소비 동작 출력과 레디/비지 출력 중 하나 혹은 양쪽 모두를 출력한다.
본 발명은 몇몇 실시예들을 언급하여 설명되었다. 본 발명은 전술한 실시예들에 제한되지 않는다. 본 발명의 실행 단계에서는, 본 발명의 정신으로부터 벗어나지 않고 각종 변경들이 실행될 수 있다.
각 실시예들이 독립적으로 실행될 수 있지만, 본 실시예들은 적절하게 결합되어 실시될 수도 있다.
본 실시예들은 각종 단계들에서의 발명들을 포함하며, 각종 단계들에서의 발명들은 본원에 개시된 구성 요소들의 적절한 조합으로부터 도출될 수 있다.
본 실시예들에서, 본 발명은, 본 발명이 메모리 시스템에 적용되는 예들에 기초하여 설명되었다. 그러나, 본 발명은 메모리 시스템에 제한되지 않는다. 이 메모리 시스템을 포함하는 반도체 집적 회로 디바이스, 예를 들면 프로세서 혹은 시스템 LSI도 또한 본 발명의 범주 내에 있다.
NAND 플래시 메모리가 비휘발성 반도체 메모리의 예로서 설명되었다. 그러나, 비휘발성 반도체 메모리는 NAND 플래시 메모리에 제한되지 않으며, AND 플래시 메모리 혹은 NOR 플래시 메모리 등의, NAND 플래시 메모리 이외의 플래시 메모리일 수도 있다.

Claims (19)

  1. 메모리 시스템으로서,
    기록, 판독 및 소거의 동작들을 실행하고, 각 동작들 중 내부 동작들에 따라 전력 소비가 다르며, 상기 각 동작들 중 내부 동작들에서 전력 소비량이 많을 때 높은 전력 소비 동작 출력(high-power-consumption operation output)을 어서트(assert)하는 메모리; 및
    호스트와 상기 메모리 간의 인터페이스 기능을 가지며 상기 높은 전력 소비 동작 출력을 수신하며, 상기 높은 전력 소비 동작 출력이 어서트될 때 그 동작 모드를 낮은 전력 소비 모드로 스위칭하는 컨트롤러
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는, 상기 낮은 전력 소비 모드 시에, 상기 메모리와의 사이의 데이터 전송을 정지시키는 메모리 시스템.
  3. 제1항에 있어서,
    상기 컨트롤러는, 상기 낮은 전력 소비 모드 시에, 상기 컨트롤러 자체의 내부 동작의 타이밍을 결정하는데에 이용되는 내부 클럭의 공급을 중단시키는 메모리 시스템.
  4. 제2항에 있어서,
    상기 컨트롤러는, 상기 높은 전력 소비 동작 출력에 따라 상기 컨트롤러의 동작 모드를 스위칭하기 위한 스위칭 신호를 발생시키는 동작 모드 스위칭 신호 발생 회로와, 메모리 인터페이스 회로를 포함하며,
    상기 스위칭 신호는 상기 메모리 인터페이스 회로에 공급되며, 상기 메모리 인터페이스 회로는, 상기 스위칭 신호가 상기 낮은 전력 소비 모드를 어서트하였을 때, 상기 메모리와의 사이의 데이터 전송을 정지시키는 메모리 시스템.
  5. 제3항에 있어서,
    상기 컨트롤러는, 상기 높은 전력 소비 동작 출력에 따라 상기 컨트롤러의 동작 모드를 스위칭하기 위한 스위칭 신호를 발생시키는 동작 모드 스위칭 신호 발생 회로와, 상기 내부 클럭을 발진시키는 내부 클럭 발진 회로를 포함하며,
    상기 스위칭 신호는 상기 내부 클럭 발진 회로에 공급되며, 상기 내부 클럭 발진 회로는, 상기 스위칭 신호가 상기 낮은 전력 소비 모드를 어서트하였을 때, 상기 내부 클럭의 발진을 정지시키는 메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리로부터의 상기 높은 전력 소비 동작 출력을, 상기 컨트롤러에 전송하는 높은 전력 소비 동작 출력선을 더 포함하며,
    상기 메모리는, 상기 높은 전력 소비 동작 출력이 어서트되었을 때 상기 높은 전력 소비 동작 출력선을 구동시키고, 상기 높은 전력 소비 동작 출력이 니게이트(negate)되었을 때 상기 높은 전력 소비 동작 출력선을 하이 임피던스로 설정하거나, 혹은 그 반대로 하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는, 상기 높은 전력 소비 동작 출력에 따라 상기 컨트롤러의 동작 모드를 스위칭하기 위한 스위칭 신호를 발생시키는 스위칭 신호 발생 회로를 포함하며,
    상기 스위칭 신호 발생 회로는, 상기 높은 전력 소비 동작 출력이 공급되는 공급점과 전원 사이에 접속된 저항을 포함하며, 상기 스위칭 신호 발생 회로는, 상기 저항과 상기 공급점 사이의 접속 노드의 전위에 따라 상기 스위칭 신호를 발생시키는 메모리 시스템.
  8. 제6항에 있어서,
    상기 높은 전력 소비 동작 출력선과 전원 사이에 접속된 저항을 더 포함하는 메모리 시스템.
  9. 기록, 판독 및 소거의 동작들을 실행하고, 각 동작들 중 내부 동작들에 따라 전력 소비가 다른 메모리 칩으로서, 상기 메모리 칩은, 상기 각 동작들 중 내부 동 작들에서 전력 소비량이 많을 때 높은 전력 소비 동작 출력을 어서트하는 메모리 칩.
  10. 제9항에 있어서,
    상기 메모리 칩에서, 상기 높은 전력 소비 동작 출력의 어서트 및 니게이트를 구별하는 전력 소비 값의 레벨은 외부로부터 설정되는 메모리 칩.
  11. 제10항에 있어서,
    상기 전력 소비 값의 레벨을 저장하는 전력 소비 경계 설정 레지스터를 더 포함하는 메모리 칩.
  12. 제9항에 있어서,
    상기 메모리 칩은,
    복수의 메모리 셀들이 집적되는 메모리 셀 어레이;
    상기 메모리 셀 어레이를 제어하는 메모리 제어 회로;
    외부로부터의 커맨드를 디코딩하는 커맨드 디코더;
    상기 커맨드 디코더로부터의 출력에 따라 복수 혹은 단수의 동작을 판정하고, 판정된 동작에 따라 상기 메모리 제어 회로를 제어하기 위한 제어 신호를 출력하는 동작 머신; 및
    상기 동작 머신으로부터의 상기 제어 신호에 기초하여, 상기 복수 혹은 단수 의 동작 중 하나를 판정하고, 판정된 동작 중 내부 동작에 따라 상기 높은 전력 소비 동작 출력을 어서트할지 혹은 니게이트할지를 판정하는 높은 전력 소비 동작 출력 발생 회로
    를 포함하는 메모리 칩.
  13. 제9항에 있어서,
    상기 메모리 칩은,
    복수의 메모리 셀들이 집적되는 메모리 셀 어레이;
    상기 메모리 셀 어레이를 제어하는 메모리 제어 회로;
    외부로부터의 커맨드를 디코딩하는 커맨드 디코더;
    상기 커맨드 디코더로부터의 출력에 따라 복수 혹은 단수의 동작을 판정하고, 판정된 동작에 따라 상기 메모리 제어 회로를 제어하기 위한 제어 신호를 출력하는 동작 머신; 및
    상기 커맨드 디코더로부터의 출력에 기초하여, 상기 복수 혹은 단수의 동작 중 하나를 판정하고, 판정된 동작 중 내부 동작에 따라 상기 높은 전력 소비 동작 출력을 어서트할지 혹은 니게이트할지를 판정하는 높은 전력 소비 동작 출력 발생 회로
    를 포함하는 메모리 칩.
  14. 제9항에 있어서,
    상기 메모리 칩은,
    복수의 메모리 셀들이 집적되는 메모리 셀 어레이;
    상기 메모리 셀 어레이를 제어하는 메모리 제어 회로;
    외부로부터의 커맨드를 디코딩하는 커맨드 디코더;
    상기 커맨드 디코더로부터의 출력에 따라 복수 혹은 단수의 동작을 판정하고, 판정된 동작에 따라 상기 메모리 제어 회로를 제어하기 위한 제어 신호를 출력하는 동작 머신;
    고전압을 발생시키는 고전압 발생 회로; 및
    상기 고전압 발생 회로로부터의 내부 신호에 기초하여, 상기 고전압 발생 회로가 고전압을 발생하고 있는지 여부를 판정하고, 판정된 동작에 따라 상기 높은 전력 소비 동작 출력을 어서트할지 혹은 니게이트할지를 판정하는 높은 전력 소비 동작 출력 발생 회로
    를 포함하는 메모리 칩.
  15. 제9항에 있어서,
    상기 메모리 칩은,
    복수의 메모리 셀들이 집적되는 메모리 셀 어레이;
    상기 메모리 셀 어레이를 제어하는 메모리 제어 회로;
    외부로부터의 커맨드를 디코딩하는 커맨드 디코더;
    상기 커맨드 디코더로부터의 출력에 따라 복수 혹은 단수의 동작을 판정하 고, 판정된 동작에 따라 상기 메모리 제어 회로를 제어하기 위한 제어 신호를 출력하는 동작 머신; 및
    상기 메모리 제어 회로로부터의 내부 신호에 기초하여, 상기 복수 혹은 단수의 동작 중 하나를 판정하고, 판정된 동작 중 내부 동작에 따라 상기 높은 전력 소비 동작 출력을 어서트할지 혹은 니게이트할지를 판정하는 높은 전력 소비 동작 출력 발생 회로
    를 포함하는 메모리 칩.
  16. 제9항에 있어서,
    상기 높은 전력 소비 동작 출력의 핀은 레디/비지 핀(ready/busy pin)과 공유되고, 상기 높은 전력 소비 동작 출력 및 레디/비지 중 하나가 선택되어 상기 공유된 핀으로부터 출력되는 메모리 칩.
  17. 제9항에 있어서,
    상기 메모리 칩은,
    상기 높은 전력 소비 동작 출력이 공급되는 제1 핀; 및
    레디/비지 출력이 공급되는 제2 핀
    을 포함하며,
    상기 제1 및 제2 핀들은 상기 높은 전력 소비 동작 출력과 상기 레디/비지 출력 중 하나 혹은 양쪽 모두를 출력하는 메모리 칩.
  18. 제9항에 있어서,
    상기 메모리 칩은 비휘발성 반도체 메모리 칩인 메모리 칩.
  19. 제18항에 있어서,
    상기 비휘발성 반도체 메모리 칩은 NAND 플래시 메모리 칩인 메모리 칩.
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WO (1) WO2008016162A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8995203B2 (en) 2012-12-12 2015-03-31 Samsung Electronics Co., Ltd. Non-volatile memory device, driving method of memory controller controlling the non-volatile memory device and memory system including the memory controller and the non-volatile memory device

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4996277B2 (ja) 2007-02-09 2012-08-08 株式会社東芝 半導体記憶システム
KR20110032606A (ko) * 2009-09-23 2011-03-30 삼성전자주식회사 전자 디바이스의 성능 개선을 위한 전자 디바이스 컨트롤러
JP5746201B2 (ja) * 2009-11-05 2015-07-08 ラムバス・インコーポレーテッド インターフェースクロックマネージメント
CN101881996B (zh) * 2010-07-19 2011-07-27 中国人民解放军国防科学技术大学 一种并行存储系统检查点功耗优化方法
US9417687B2 (en) 2011-07-12 2016-08-16 Rambus Inc. Dynamically changing data access bandwidth by selectively enabling and disabling data links
WO2013051069A1 (en) * 2011-10-07 2013-04-11 Hitachi, Ltd. Storage system
US8819371B2 (en) 2011-10-07 2014-08-26 Hitachi, Ltd. Storage system
JP5998677B2 (ja) * 2012-06-29 2016-09-28 富士通株式会社 ストレージ装置および接続装置
KR102071550B1 (ko) * 2013-03-06 2020-01-31 삼성전자주식회사 전력 절감을 위한 이동용 전자 장치 및 그 방법
KR101707266B1 (ko) * 2013-08-29 2017-02-15 엘에스산전 주식회사 Plc에서의 os의 업데이트 장치 및 방법
KR102632452B1 (ko) * 2016-10-17 2024-02-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102615227B1 (ko) 2018-02-01 2023-12-18 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
JP2021047699A (ja) * 2019-09-19 2021-03-25 東芝情報システム株式会社 フラッシュメモリ評価装置及びその方法
CN111427518B (zh) * 2020-04-24 2023-01-24 西安紫光国芯半导体有限公司 数据保护方法以及nvdimm
CN113261060B (zh) * 2021-03-31 2023-10-27 长江存储科技有限责任公司 功率管理机制和具有所述功率管理机制的存储器件

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166370A (ja) * 1991-12-18 1993-07-02 Matsushita Electric Ind Co Ltd メモリ制御装置
US5490107A (en) * 1991-12-27 1996-02-06 Fujitsu Limited Nonvolatile semiconductor memory
US5452251A (en) * 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
US5469399A (en) * 1993-03-16 1995-11-21 Kabushiki Kaisha Toshiba Semiconductor memory, memory card, and method of driving power supply for EEPROM
JP2838967B2 (ja) * 1993-12-17 1998-12-16 日本電気株式会社 同期型半導体装置用パワーカット回路
US5495453A (en) * 1994-10-19 1996-02-27 Intel Corporation Low power voltage detector circuit including a flash memory cell
US5615162A (en) * 1995-01-04 1997-03-25 Texas Instruments Incorporated Selective power to memory
US5765002A (en) * 1995-03-13 1998-06-09 Intel Corporation Method and apparatus for minimizing power consumption in a microprocessor controlled storage device
US5826092A (en) * 1995-09-15 1998-10-20 Gateway 2000, Inc. Method and apparatus for performance optimization in power-managed computer systems
US5663919A (en) * 1996-02-28 1997-09-02 Micron Technology, Inc. Memory device with regulated power supply control
US6073204A (en) * 1997-04-23 2000-06-06 Micron Technology, Inc. Memory system having flexible architecture and method
JP3930074B2 (ja) * 1996-09-30 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路及びデータ処理システム
KR100292565B1 (ko) * 1998-04-09 2001-06-01 니시무로 타이죠 내부 전압 발생 회로와 반도체 메모리
US6151262A (en) * 1998-10-28 2000-11-21 Texas Instruments Incorporated Apparatus, system and method for control of speed of operation and power consumption of a memory
JP2001109034A (ja) * 1999-10-08 2001-04-20 Seiko Precision Inc 露出制御駆動装置
JP3836279B2 (ja) * 1999-11-08 2006-10-25 株式会社東芝 半導体記憶装置及びその制御方法
JP3768088B2 (ja) * 2000-11-09 2006-04-19 松下電器産業株式会社 メモリカード装置
JP3697393B2 (ja) * 2000-12-21 2005-09-21 株式会社東芝 プロセッサ
US20030093702A1 (en) * 2001-03-30 2003-05-15 Zheng Luo System on a chip with multiple power planes and associate power management methods
KR100395770B1 (ko) * 2001-05-23 2003-08-21 삼성전자주식회사 시스템의 부트-업 메모리로서 사용 가능한 불휘발성플래시 메모리 장치 및 그의 동작 방법
US6771553B2 (en) * 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
JP3962923B2 (ja) * 2003-03-20 2007-08-22 セイコーエプソン株式会社 半導体装置、半導体回路、電子機器及びクロック供給制御方法
US7080217B2 (en) * 2003-03-31 2006-07-18 Intel Corporation Cycle type based throttling
US7213086B2 (en) * 2003-10-28 2007-05-01 Hewlett-Packard Development Company, L.P. System having a storage controller that modifies operation of a storage system based on the status of a data transfer
CN100470656C (zh) * 2003-10-31 2009-03-18 宇田控股有限公司 摆动时钟信号的产生方法和产生装置
JP2005141811A (ja) * 2003-11-05 2005-06-02 Renesas Technology Corp 不揮発性メモリ
CN1879171B (zh) * 2003-11-12 2012-04-25 Nxp股份有限公司 控制电子电路中的功耗峰值
JP4526841B2 (ja) * 2004-03-09 2010-08-18 ルネサスエレクトロニクス株式会社 メモリ制御装置およびこれを備えたデータ処理システム
JP2005267734A (ja) * 2004-03-18 2005-09-29 Renesas Technology Corp 昇圧回路及びそれを用いた不揮発性メモリ
JP4488800B2 (ja) * 2004-06-14 2010-06-23 株式会社ルネサステクノロジ 半導体集積回路装置
JP4908064B2 (ja) * 2005-08-19 2012-04-04 株式会社東芝 半導体集積回路装置
KR100784861B1 (ko) * 2005-10-10 2007-12-14 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 전압 발생회로
US7499339B2 (en) * 2006-07-19 2009-03-03 Sandisk Corporation High-performance flash memory data transfer
US7701764B2 (en) * 2006-05-17 2010-04-20 Micron Technology, Inc. Apparatus and method for reduced peak power consumption during common operation of multi-NAND flash memory devices
JP2009146467A (ja) * 2007-12-11 2009-07-02 Toshiba Corp 半導体集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8995203B2 (en) 2012-12-12 2015-03-31 Samsung Electronics Co., Ltd. Non-volatile memory device, driving method of memory controller controlling the non-volatile memory device and memory system including the memory controller and the non-volatile memory device

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