TWI435545B - 於低功率模式期間與離開低功率模式時維護輸入及／或輸出組態以及資料狀態 - Google Patents

於低功率模式期間與離開低功率模式時維護輸入及／或輸出組態以及資料狀態 Download PDF

Info

Publication number
TWI435545B
TWI435545B TW096146850A TW96146850A TWI435545B TW I435545 B TWI435545 B TW I435545B TW 096146850 A TW096146850 A TW 096146850A TW 96146850 A TW96146850 A TW 96146850A TW I435545 B TWI435545 B TW I435545B
Authority
TW
Taiwan
Prior art keywords
power mode
low power
integrated circuit
circuit device
logic
Prior art date
Application number
TW096146850A
Other languages
English (en)
Other versions
TW200840214A (en
Inventor
Michael Simmons
Igor Wojewoda
Original Assignee
Microchip Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Microchip Tech Inc filed Critical Microchip Tech Inc
Publication of TW200840214A publication Critical patent/TW200840214A/zh
Application granted granted Critical
Publication of TWI435545B publication Critical patent/TWI435545B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Power Sources (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

於低功率模式期間與離開低功率模式時維護輸入及/或輸出組態以及資料狀態
本揭示內容係關於一種可進入低功率模式、於低功率模式期間與離開低功率模式之一半導體積體電路裝置，更明確而言，係關於在該半導體積體電路裝置於低功率模式期間與離開低功率模式時維護輸入及/或輸出組態與資料狀態。
積體電路裝置被製造為具有縮減電晶體幾何大小，這導致於其操作期間增加洩漏電流。當不需要積體電路裝置之操作時，減少洩漏電流的一解決方案係關閉電源、及/或從積體電路裝置的一些或大部分電晶體邏輯電路移除電源。此將積體電路裝置的電晶體邏輯電路置於一"低功率模式"，其在延長之待命條件期間可實質上減少積體電路裝置的功率需求。
運用一積體電路裝置中的一低功率模式的目前架構實施方案，自低功率模式離開係類似於執行積體電路裝置的一開機重設(POR)。雖然積體電路裝置的內部邏輯狀態可藉由軟體及/或韌體予以喚醒與復原，但是重要的係在連接至積體電路裝置靜態的一電子系統中的積體電路裝置與其他裝置之間係保持互動，如此可避免干擾系統，及藉此在電子系統、及/或藉由電子系統造成非預期的動作。
透過使用標準輸入-輸出(I/O)"保存"單元，可保持積體電路裝置(在低功率模式期間)之輸出的I/O控制與資料狀 態，如此不會擾亂電子系統中的其他裝置之操作。然而，只要從一低功率模式喚醒，I/O控制與資料狀態可被重設成一預設重設狀態，例如邏輯0、邏輯1或未知的狀態，藉此可能干擾電子系統中的其他裝置之操作。因此，當積體電路裝置離開低功率模式時，非預期的動作可能造成其他裝置連接至積體電路裝置。
因此，需要一方法係只要離開一低功率模式，可重新初始化邏輯電路、及/或喚醒與復原任何內部暫存器的邏輯狀態(若需要)，並重建所需的I/O組態控制與資料狀態，而不會干擾一電子系統中的其他裝置之操作。根據此揭示內容的教導，一"低功率模式喚醒與復原"信號(例如，可藉由軟體設定或重設的一位元)可用來指示當積體電路裝置進入低功率模式時，I/O保存單元是否停止覆寫先前儲存的I/O組態控制與資料狀態。
根據此揭示內容的一特定範例性具體實施例，具有一低功率模式與一維護輸入-輸出(I/O)組態與資料狀態之一集成電路積體電路裝置可包含：複數個邏輯電路；及一輸入-輸出(I/O)節點，其係耦合至複數個邏輯電路，該I/O節點包含經耦合至一驅動器與一接收器之一I/O保存單元；其中當I/O保存單元接收一進入低功率模式信號時，I/O保存單元將維護其驅動器資料狀態與I/O組態；而且其中當I/O保存單元接收一自低功率模式喚醒與復原信號時，I/O保存單元將對驅動器資料狀態與I/O組態的控制返回至複 數個邏輯電路。
根據此揭示內容的另一特定範例性具體實施例，具有一低功率模式與一維護輸出組態與資料狀態之一集成電路積體電路裝置可包含：複數個邏輯電路；及一輸出節點，其係耦合至複數個邏輯電路，該輸出節點包含經耦合至一驅動器之一輸出保存單元；其中當輸出保存單元接收一進入低功率模式信號時，該輸出保存單元將維護其驅動器資料狀態與輸出組態；而且其中當該輸出保存單元接收一自低功率模式喚醒與復原信號時，該輸出保存單元將對驅動器資料狀態與輸出組態的控制返回至複數個邏輯電路。
根據此揭示內容的另一特定範例性具體實施例，具有一低功率模式與一維護輸入組態與資料狀態的一集成電路積體電路裝置可包含：複數個邏輯電路；及一輸入節點，其係耦合至複數個邏輯電路，該輸入節點包含經耦合至一接收器之一輸入保存單元；其中當該輸入保存單元接收一進入低功率模式信號時，該輸入保存單元將維護其接收器資料狀態與輸入組態；而且其中當該輸入保存單元接收一自低功率模式喚醒與復原信號時，該輸入保存單元將對接收器資料狀態與輸入組態的控制返回至複數個邏輯電路。
根據此揭示內容的另一特定範例性具體實施例，當在一積體電路裝置中於一低功率模式期間與當離開該低功率模式時維護輸入-輸出(I/O)組態與資料狀態之一方法，該方法可包含下列步驟：進入積體電路裝置的邏輯電路的一低功率模式；在一保存單元中保持輸入-輸出(I/O)組態與資 料狀態；從保存單元予以控制I/O組態與資料狀態；自低功率模式復原邏輯電路；離開低功率模式；及將對I/O組態與資料狀態的控制返回至邏輯電路。
根據此揭示內容的另一特定範例性具體實施例，當在一積體電路裝置中於一低功率模式期間與當離開該低功率模式時維護輸入-輸出(I/O)組態與資料狀態之一方法可包含下列步驟：偵測對一進入低功率模式命令之確證；當偵測到進入低功率模式命令時，進入積體電路裝置的邏輯電路的一低功率模式；在一保存單元中保持輸入-輸出(I/O)組態與資料狀態；從保存單元予以控制I/O組態與資料狀態；自低功率模式復原邏輯電路；偵測對一自低功率模式喚醒與復原命令之確證；當偵測到該自低功率模式喚醒與復原命令時，離開該低功率模式；及將對I/O組態與資料狀態的控制返回至邏輯電路。
參考圖式，其係示意性說明特定範例性具體實施例的細節。圖式中的相同元件係以相同數字表示，而類似元件係以字尾具不同小寫字母之相同數字加以表示。
參考圖1，其係根據此揭示內容的特定範例性具體實施例描述在一積體電路裝置中具有一I/O保存單元的一輸入-輸出(I/O)節點之示意方塊圖。例如微處理器、微控制器、數位信號處理器(DSP)、可程式化邏輯陣列(PLA)、應用特定積體電路(ASIC)等的一積體電路裝置102可包含一可組態輸入-輸出(I/O)節點104、一低功率模式暫存器134與複 數個邏輯電路132，其一些可耦合至可組態I/O節點104及/或低功率模式暫存器134。
可組態I/O節點104可包含一驅動器108、一接收器110、與一I/O保存單元106。藉由透過I/O保存單元106與組態控制信號線128及126確證一所需組態，一I/O組態與資料狀態信號線130可用於將可組態I/O節點104組態成一輸入及/或一輸出節點。I/O組態與資料狀態信號線130亦可用來將驅動器108組態成開路集極、主動拉升、主動拉降、或三態，其具有主動邏輯高、主動邏輯低、與一高阻抗第三狀態。驅動器108的拉升或拉降電阻值、旋轉率、驅動能力等之選擇亦可予以組態。這些組態可藉由在積體電路裝置102中的韌體、及/或具有對積體電路裝置102的存取及組態允許的外部程式軟體予以執行。
當可組態I/O節點104組態成一輸出節點時，一資料輸出信號線118可用來將資料從積體電路裝置102的複數個邏輯電路132，透過I/O保存單元106及通過資料信號線122而傳遞給驅動器108。驅動器108的輸出係耦合至包含積體電路裝置102的積體電路封裝(未顯示)的外部I/O連接112。
當可組態I/O節點104組態成一輸入節點時，一資料輸入信號線120可用來將資料從接收器110通過資料信號線124而從I/O保存單元106傳遞給積體電路裝置102的複數個電路132。接收器110的輸入係耦合至包含積體電路裝置102的積體電路封裝(未顯示)的外部I/O連接112。
當可組態I/O節點104組態成一輸入-輸出節點時，資料 輸入信號線120與資料輸出信號線118可發揮如前述的功能。每當預期在外部I/O連接112上接收一外部資料信號時，驅動器108可始終保持主動，其中接收器110將監督驅動器108的輸出狀態，及/或驅動器108可置於一非主動狀態，例如非確證的開路集極或高阻抗中的三態。
當積體電路裝置102進入一低功率模式時，進入低功率模式信號線114上的一信號將告訴I/O保存單元106鎖住(儲存、保持等)可組態I/O節點104的I/O組態，並分別在資料輸入信號線120或資料輸出信號線118上的目前資料輸入及/或資料輸出邏輯位準。此鎖住(儲存、保持等)I/O組態與資料邏輯位準可在積體電路裝置102進入及離開低功率模式期間及其之後予以保持。可組態I/O節點104與低功率模式暫存器134可使用來自一維護電源供應VDD /VSS 的持續供電而保持操作。
當積體電路裝置102離開低功率模式時，複數個邏輯電路132將執行一有系統、定義明確之序列，用以在積體電路裝置102的所有內部信號路徑上喚醒及建立適當的邏輯位準。只有在適當重建所有內部邏輯位準之後，可為在自低功率模式喚醒與復原信號線116上傳送的一喚醒與復原信號，其中I/O保存單元106將停止鎖住(儲存、保持等)最後I/O組態與資料邏輯位準，並在可組態I/O節點104(例如，驅動器108及/或接收器110)、與資料輸出信號線118、及/或資料輸入信號線120及I/O組態與資料狀態信號線130的電路之間重新變成透通。來自低功率模式暫存器134的 一位元可用作在自低功率模式喚醒與復原信號線116上傳送的喚醒與復原信號。
考慮且在此揭示內容的範疇內，在由I/O保存單元106保持的I/O組態與資料邏輯位準已藉由軟體及/或韌體讀取之後，自低功率模式喚醒與復原信號線116可藉由軟體及/或韌體啟動。因此，自低功率模式喚醒與復原信號線116之軟體控制可確保保持相同的I/O組態與邏輯位準，藉此不會干擾電子系統(未顯示)中的任何外部裝置。在積體電路裝置102進入一低功率模式之前，進入低功率模式信號線114亦可藉由軟體及/或韌體102啟動。
亦考慮且在此揭示內容的範疇內，信號線114與116可組合成一信號線，其具有其上指示"進入低功率模式"的一第一邏輯位準，並轉變成其上指示"自低功率模式喚醒與復原"的一第二邏輯位準。由於低功率模式暫存器134可連同來自VDD /VSS 的可組態I/O節點104供電，所以當分別進入低功率模式或離開低功率模式(例如，從第一邏輯位準轉變成第二邏輯位準，或反之亦然)將造成從"進入低功率模式"至"自低功率模式喚醒與復原"之可組態I/O節點104之操作變化時，單一信號線"進入低功率模式/自低功率模式喚醒與復原"可維護在第一邏輯位準或第二邏輯位準。
參考圖2，其係根據此揭示內容的另一特定範例性具體實施例描述在一積體電路裝置中具有一輸出保存單元的一輸出節點之示意方塊圖。一積體電路裝置102(例如，微處理器、微控制器、數位信號處理器(DSP)、可程式化邏輯 陣列(PLA)、特定應用積體電路(ASIC)等)可包含一輸出節點204、一低功率模式暫存器134與複數個邏輯電路132，其一些係耦合至輸出節點204及/或低功率模式暫存器134。
輸出節點204可包含一驅動器208與一輸出保存單元206。一輸出組態與資料狀態信號線230可藉由透過輸出保存單元206與組態控制信號線226確證一所需組態而用於組態輸出節點204。輸出組態與資料狀態信號線230亦可用來將驅動器208組態成開路集極、主動拉升、主動拉降、或三態，其具有主動邏輯高、主動邏輯低、與一高阻抗第三狀態。驅動器208的拉升或拉降電阻值、旋轉率、驅動能力等之選擇亦可組態。這些組態可藉由在積體電路裝置102中的韌體、及/或具有對積體電路裝置102的存取與組態允許之外部程式軟體而執行。
一資料輸出信號線118可用來將資料從積體電路裝置102的內部邏輯電路132透過輸出保存單元206而通過信號線222傳遞給驅動器208。驅動器208的輸出係耦合至包含積體電路裝置102的積體電路封裝(未顯示)之外部輸出連接212。
當積體電路裝置102進入一低功率模式時，進入低功率模式信號線114的一信號將告訴輸出保存單元206鎖住(儲存、保持等)在資料輸出信號線118上的目前資料輸出邏輯位準。此鎖住(儲存、保持等)資料邏輯位準可在積體電路裝置102進入及離開低功率模式期間及其之後保持。輸出 節點204與低功率模式暫存器134係使用來自一維護電源供應VDD /VSS 之持續供電而保持操作。
當積體電路裝置102離開低功率模式時，複數個邏輯電路132將執行一有系統、定義明確之序列，用以在積體電路裝置102的所有內部信號路徑102上喚醒及建立適當邏輯位準。只有在適當重建所有內部邏輯位準之後，一喚醒與復原信號會在自低功率模式喚醒與復原信號線116上傳送，其中輸出保存單元206將停止鎖住(儲存、保持等)最後輸出組態及/或資料邏輯位準，並在輸出節點204(例如，驅動器208)、及資料輸出信號線118、及輸出組態與資料狀態信號線230的電路之間會重新變成透通。來自低功率模式暫存器134的一位元可用作在自低功率模式喚醒與復原信號線116上傳送的喚醒與復原信號。
考慮且在此揭示內容的範疇內，在由輸出保存單元206保持的輸出組態與資料邏輯位準已藉由軟體及/或韌體讀取之後，自低功率模式喚醒與復原信號線116可藉由軟體及/或韌體啟動。因此，自低功率模式喚醒與復原信號線116的軟體控制可確保保持相同的輸出組態與輸出邏輯位準，藉此不會干擾電子系統(未顯示)中的任何外部裝置。在積體電路裝置102進入一低功率模式之前，進入低功率模式信號線114亦可藉由軟體及/或韌體啟動。
亦考慮且在此揭示內容的範疇內，信號線114及116可組合成一信號線，其具有其上指示"進入低功率模式"的一第一邏輯位準、及轉變成其上指示"自低功率模式喚醒與復 原"的一第二邏輯位準。由於低功率模式暫存器134可連同來自VDD /VSS 的輸出節點204一起供電，所以當分別進入低功率模式或離開低功率模式(例如，從第一邏輯位準傳變成第二邏輯位準，或反之亦然)將造成從"進入低功率模式"至"自低功率模式喚醒與復原"的輸出節點204之操作變化時，單一信號線"進入低功率模式/自低功率模式喚醒與復原"可維護在第一邏輯位準或第二邏輯位準。
參考圖3，其係根據此揭示內容的另一特定範例性具體實施例描述在一積體電路裝置中具有一輸入保存單元的一輸入節點之示意方塊圖。一積體電路裝置102(例如，微處理器、微控制器、數位信號處理器(DSP)、可程式化邏輯陣列(PLA)、特定應用積體電路(ASIC)等可包含一輸入節點304、一低功率模式暫存器134與複數個邏輯電路132，其一些係耦合至輸入節點304及/或低功率模式暫存器134。
輸入節點304可包含一接收器310與一輸入保存單元306。一輸入組態與資料狀態信號線330可藉由透過輸入保存單元306與組態控制信號線328確證一所需組態而用於組態輸入節點304。輸入組態與資料狀態信號線330亦可用來組態用於輸入阻抗、速度、旋轉率、功率消耗等的接收器310。這些組態可藉由在積體電路裝置102中的韌體及/或具有對積體電路裝置102的存取及組態允許的外部程式軟體執行。
一資料輸入信號線120可用來將資料從接收器310通過信 號線324而從輸入保存單元306傳遞給積體電路裝置102的複數個邏輯電路132。接收器310的輸入係耦合至包含積體電路裝置102的積體電路封裝(未顯示)之外部輸入連接312。
當積體電路裝置102進入一低功率模式，在進入低功率狀態信號線114上的一信號將告訴輸入保存單元306鎖住(儲存、保持等)在資料輸入信號線120上的目前資料輸入邏輯位準。在積體電路裝置102進入及離開低功率模式期間及其之後，此鎖住(儲存、保持等)資料邏輯位準可保持。輸入節點304與低功率模式暫存器134可使用來自一維護電源供應VDD /VSS 的持續供電而保持操作。
當積體電路裝置102離開低功率模式時，複數個邏輯電路132將執行一有系統、定義明確之序列，用以在積體電路裝置102的所有內部信號路徑上喚醒及建立適當邏輯位準。只有在所有內部邏輯位準已適當重建之後，可為在自低功率模式喚醒與復原信號線116上傳送的一喚醒與復原信號，其中輸入保存單元306將停止鎖住(儲存、保持等)最後輸入組態及/或資料邏輯位準，並在輸入節點304(例如，接收器310)、與資料輸入信號線120及輸入組態與資料狀態信號線330的電路之間重新變成透通。來自低功率模式暫存器134的一位元可用作在自低功率模式喚醒與復原信號線116上傳送的喚醒與復原信號。
考慮且在此揭示內容的範疇內，在由輸入保存單元306保持的輸入組態與資料邏輯位準已藉由軟體及/或韌體讀 取之後，自低功率模式喚醒與復原信號線116可藉由軟體及/或韌體啟動。因此，自低功率模式喚醒與復原信號線116的軟體控制可確保保持相同的輸入組態與輸入邏輯位準，藉此不會干擾電子系統(未顯示)中的任何外部裝置。在積體電路裝置102進入一低功率模式之前，進入低功率模式信號線114亦可藉由軟體及/或韌體啟動。
亦考慮且在此揭示內容的範疇內，信號線114與116可組合成一信號線，其具有其上指示"進入低功率模式"的一第一邏輯位準、及轉變成其上指示"自低功率模式喚醒與復原"的一第二邏輯位準。由於低功率模式暫存器134可連同來自VDD /VSS 的輸入節點304一起供電，所以當分別進入低功率模式或離開低功率模式(例如，從第一邏輯位準轉變成第二邏輯位準，或反之亦然)造成從"進入低功率模式"至"自低功率模式喚醒與復原"的輸入節點304之操作變化時，信號線"進入低功率模式/自低功率模式喚醒與復原"可維護在第一邏輯位準或第二邏輯位準。
參考圖4，其描述根據此揭示內容特定範例性具體實施例的一積體電路裝置進入一低功率模式及從一低功率模式返回、保持積體電路裝置的一輸入-輸出(I/O)節點的資料狀態與I/O組態的示意操作流程圖。在步驟402中，一積體電路裝置進入一低功率模式。在步驟404中，在一保存單元中保持輸入及/或輸出資料狀態與I/O組態。在步驟406中，不顧慮來自積體電路裝置的複數個邏輯電路的邏輯狀態，I/O組態與資料狀態係藉由在保存單元中所保持資訊 予以控制。在步驟408中，積體電路裝置的複數個邏輯電路自低功率模式喚醒，並在離開低功率模式之後，喚醒與復原其邏輯電路狀態。只要複數個邏輯電路的邏輯電路狀態已適當地復原到一完全操作條件，在步驟410中將確證自低功率模式離開，然後在步驟412中，對I/O組態與資料狀態的控制將返回至現在完全操作的複數個邏輯電路。
參考圖5，其描述根據此揭示內容的另一特定範例性具體實施例的一積體電路裝置依據積體電路裝置的一輸入-輸出(I/O)節點的資料狀態與I/O組態的軟體控制與保持進入一低功率模式及自一低功率模式返回的示意操作流程圖。步驟500決定何時從一軟體及/或韌體程式發出一進入低功率模式命令。當在步驟500中決定進入低功率模式命令時，一積體電路裝置將在步驟502中進入一低功率模式。在步驟504中，在一保存單元中保持輸入及/或輸出資料狀態與I/O組態。在步驟506中，不顧慮來自積體電路裝置的複數個邏輯電路的邏輯狀態，I/O組態與資料狀態係藉由在保存單元中所保持資訊予以控制。在步驟508中，積體電路裝置的複數個邏輯電路自低功率模式喚醒，並離開低功率模式之後，喚醒與復原其邏輯電路狀態。步驟509決定何時從一軟體及/或韌體程式發出一自低功率模式喚醒與復原命令。當在步驟509中決定該自低功率模式喚醒與復原命令時，在步驟510中積體電路裝置將自低功率模式離開。然後，在步驟512中，對I/O組態與資料狀態的控制將會返回至現在完全操作的複數個邏輯電路。
雖然此揭示內容的具體實施例係參考揭示內容的範例性其體實施例描述、說明及定義，但此參考並不表示對揭示內容之限制，也不可推論此類限制。熟諳此技術者可對本文所揭示之內容的形式與功能進行各種修正、變更、以及等效變化，且同樣具有此揭示內容的優點。此揭示內容所描述及說明的具體實施例只是範例，而非詳盡說明揭示內容之範疇。
102‧‧‧積體電路裝置
104‧‧‧可組態輸入-輸出(I/O)節點
106‧‧‧I/O保存單元
108‧‧‧驅動器
110‧‧‧接收器
112‧‧‧外部I/O連接
114‧‧‧低功率模式信號線
116‧‧‧自低功率模式喚醒與復原信號線
118‧‧‧資料輸出信號線
120‧‧‧資料輸入信號線
122‧‧‧資料信號線
124‧‧‧資料信號線
126‧‧‧組態控制信號線
128‧‧‧組態控制信號線
130‧‧‧I/O組態與資料狀態信號線
132‧‧‧邏輯電路
134‧‧‧低功率模式暫存器
204‧‧‧輸出節點
206‧‧‧輸出保存單元
208‧‧‧驅動器
212‧‧‧外部輸出連接
222‧‧‧信號線
226‧‧‧組態控制信號線
230‧‧‧輸出組態與資料狀態信號線
304‧‧‧輸入節點
306‧‧‧輸入保存單元
310‧‧‧接收器
312‧‧‧外部輸入連接
324‧‧‧信號線
328‧‧‧組態控制信號線
330‧‧‧輸入組態與資料狀態信號線
本揭示內容的更完整瞭解可藉由參考下列連同附圖的描述而獲得，其中：圖1根據此揭示內容的一特定範例性具體實施例說明在一積體電路裝置中具有一I/O保存單元的一輸入-輸出(I/O)節點之示意方塊圖；圖2根據此揭示內容的另一特定範例性具體實施例說明在一積體電路裝置中具有一輸出保存單元的一輸出節點之示意方塊圖；圖3根據此揭示內容的另一特定範例性具體實施例說明在一積體電路裝置中具有一輸入保存單元的一輸入節點之示意方塊圖；圖4根據此揭示內容的一特定範例性具體實施例說明一積體電路裝置進入一低功率模式及從該模式返回、保持積體電路裝置的輸入-輸出(I/O)節點的資料狀態與I/O組態之示意操作流程圖；及圖5根據此揭示內容的另一特定範例性具體實施例說明 一積體電路裝置依據積體電路裝置的一輸入-輸出(I/O)節點的資料狀態與I/O組態的軟體控制與保持進入一低功率模式及自該低功率模式返回之示意操作流程圖。
雖然本揭示內容容許有各種修改及替代形式，但是其特定範例性具體實施例已在圖式中顯示，並在此詳細描述。然而，應瞭解，在此特定範例性具體實施例的描述並未限制本揭示內容的特定形式，而是此揭示內容涵蓋文後申請專利範圍所定義之整個修改與等效物。
(無元件符號說明)

Claims (36)

  1. 一種積體電路裝置，其具有一低功率模式及一維護輸入-輸出(I/O)組態與資料狀態，該積體電路裝置包含：複數個邏輯電路；及一輸入-輸出(I/O)節點，其係耦合至該複數個邏輯電路，其中該複數個邏輯電路在正常功率模式期間控制該I/O節點之配置和資料狀態，且其中該I/O節點包含經耦合至驅動一外部輸出之一可組態之輸出驅動器與從一外部輸入接收一輸入信號之一可組態之輸入接收器之一I/O保存單元；其中當該I/O保存單元接收一進入低功率模式信號時，該I/O保存單元將維護該輸出驅動器資料狀態與該輸出驅動器和該輸入接收器之I/O組態；其中當該I/O保存單元接收一自低功率模式喚醒與復原信號時，該I/O保存單元將對該輸入接收器及該輸出驅動器資料狀態與該輸入接收器及該輸出驅動器之I/O組態的控制返回至該複數個邏輯電路，及一低功率模式暫存器，其於該複數個邏輯電路被置於低功率模式時，在低功率模式期間保持操作，其中該低功率模式暫存器控制一進入低功率模式信號以及一從低功率模式喚醒與恢復信號，該低功率模式暫存器係與該I/O保存單元及該複數個邏輯電路相耦合，且其中該低功率模式暫存器僅在控制該I/O節點之組態及資料狀態之該複數個邏輯電路之內部邏輯位準已重新建立至已進入該 低功率模式之前的狀態後，產生該從低功率模式喚醒與恢復信號。
  2. 如請求項1之積體電路裝置，其中該積體電路裝置係經組態以在一低功率模式結束之後藉由軟體及韌體中之至少一者讀取該I/O保存單元之狀態，以在產生該從低功率模式喚醒與恢復信號之前重新建立該等內部邏輯位準。
  3. 如請求項1之積體電路裝置，其中該輸出驅動器係可組態為開路集極、主動拉升、主動拉降、及三態中之至少一者。
  4. 如請求項1之積體電路裝置，其中該輸入接收器係可組態為輸入阻抗、速度、旋轉率、及功率消耗中之至少一者。
  5. 如請求項1之積體電路裝置，其中該進入低功率模式信號及該自低功率模式喚醒與復原信號係分別具有一第一邏輯位準與一第二邏輯位準之一信號，藉此當該一信號係在該第一邏輯位準時，可確證該進入低功率模式信號；且當該一信號係在該第二邏輯位準時，可確證該自低功率模式喚醒與復原信號。
  6. 如請求項5之積體電路裝置，其中該第一邏輯位準係一邏輯"1"；且該第二邏輯位準係一邏輯"0"。
  7. 如請求項5之積體電路裝置，其中該第一邏輯位準係一邏輯"0"；且該第二邏輯位準係一邏輯"1"。
  8. 如請求項1之積體電路裝置，其中一積體電路封裝之外部輸入及外部輸出係一單一I/O連接。
  9. 如請求項1之積體電路裝置，其中該積體電路裝置係選自由微處理器、微控制器、數位信號處理器(DSP)、可程式化邏輯陣列(PLA)及特定應用積體電路(ASIC)所組成的群組。
  10. 如請求項2之積體電路裝置，其中該I/O節點與低功率模式暫存器係從相同的電源供電。
  11. 如請求項2之積體電路裝置，其中該I/O節點與低功率模式暫存器係從一電源供電，且該複數個邏輯電路係從另一電源供電。
  12. 如請求項11之積體電路裝置，其中當在該低功率模式時，該另一電源被關閉。
  13. 一種積體電路裝置，其具有一低功率模式及一維護輸出組態與資料狀態，該集成電路積體電路裝置包含：複數個邏輯電路；及一輸出節點，其係耦合至該複數個邏輯電路，其中該複數個邏輯電路在正常功率模式期間控制該輸出節點之配置和資料狀態，且其中該輸出節點包含經耦合至驅動一外部輸出之一可組態之輸出驅動器之一輸出保存單元；其中當該輸出保存單元接收一進入低功率模式信號時，該輸出保存單元將維護其之該輸出驅動器資料狀態與輸出組態；及其中當該輸出保存單元接收一自低功率模式喚醒與復原信號時，該輸出保存單元將對該驅動器資料狀態與輸 出組態的控制返回至該複數個邏輯電路，及一低功率模式暫存器，其於該複數個邏輯電路被置於低功率模式時，在低功率模式期間保持操作，其中該低功率模式暫存器控制一進入低功率模式信號以及一從低功率模式喚醒與恢復信號，該低功率模式暫存器係與該輸出保存單元及該複數個邏輯電路相耦合，且其中該低功率模式暫存器僅在控制該輸出節點之組態及資料狀態之該複數個邏輯電路之內部邏輯位準已重新建立至已進入該低功率模式之前的狀態後，產生該從低功率模式喚醒與恢復信號。
  14. 如請求項13之積體電路裝置，其中該積體電路裝置係經組態以在一低功率模式結束之後藉由軟體及韌體中之至少一者讀取該輸出保存單元之狀態，以在產生該從低功率模式喚醒與恢復信號之前重新建立該等內部邏輯位準。
  15. 如請求項13之積體電路裝置，其中該進入低功率模式信號及該自低功率模式喚醒與復原信號係分別具有一第一邏輯位準與一第二邏輯位準之一信號，藉此當該一信號係在該第一邏輯位準時，可確證該進入低功率模式信號；且當該一信號係在該第二邏輯位準時，可確證該自低功率模式喚醒與復原信號。
  16. 如請求項15之積體電路裝置，其中該第一邏輯位準係一邏輯"1"；且該第二邏輯位準係一邏輯"0"。
  17. 如請求項15之積體電路裝置，其中該第一邏輯位準係一 邏輯"0"；且該第二邏輯位準係一邏輯"1"。
  18. 如請求項13之積體電路裝置，其中該輸出驅動器係可組態為開路集極、主動拉升、主動拉降、及三態中之至少一者。
  19. 如請求項13之積體電路裝置，其中該積體電路裝置係選自微處理器、微控制器、數位信號處理器(DSP)、可程式化邏輯陣列(PLA)及特定應用積體電路(ASIC)所組成的該群組。
  20. 如請求項14之積體電路裝置，其中該輸出節點與低功率模式暫存器係從相同的電源供電。
  21. 如請求項14之積體電路裝置，其中該輸出節點與低功率模式暫存器係從一電源供電，且該複數個邏輯電路係從另一電源供電。
  22. 如請求項21之積體電路裝置，其中當在該低功率模式時，該另一電源被關閉。
  23. 一種積體電路裝置，其具有一低功率模式及一維護輸入組態與資料狀態，該集成電路積體電路裝置包含：複數個邏輯電路；及一輸入節點，其係耦合至該複數個邏輯電路，其中該複數個邏輯電路在正常功率模式期間控制該輸入節點之配置和資料狀態，且其中該輸入節點包含經耦合至從一外部輸入接收一輸入信號之一可組態之輸入接收器之一輸入保存單元；其中當該輸入保存單元接收一進入低功率模式信號 時，該輸入保存單元將維護該輸入接收器組態；及其中當該輸入保存單元接收一自低功率模式喚醒與復原信號時，該輸入保存單元將對該輸入接收器組態的控制返回至該複數個邏輯電路，及一低功率模式暫存器，其於該複數個邏輯電路被置於低功率模式時，在低功率模式期間保持操作，其中該低功率模式暫存器控制一進入低功率模式信號以及一從低功率模式喚醒與恢復信號，該低功率模式暫存器係與該輸入保存單元及該複數個邏輯電路相耦合，且其中該低功率模式暫存器僅在控制該輸入節點之組態及資料狀態之該複數個邏輯電路之內部邏輯位準已重新建立至已進入該低功率模式之前的狀態後，產生該從低功率模式喚醒與恢復信號。
  24. 如請求項23之積體電路裝置，其中該積體電路裝置係經組態以在一低功率模式結束之後藉由軟體及韌體中之至少一者讀取該輸入保存單元之狀態，以在產生該從低功率模式喚醒與恢復信號之前重新建立該等內部邏輯位準。
  25. 如請求項23之積體電路裝置，其中該進入低功率模式信號及該自低功率模式喚醒與復原信號係分別具有一第一邏輯位準與一第二邏輯位準之一信號，藉此當該一信號係在該第一邏輯位準時，可確證該進入低功率模式信號；且當該一信號係在該第二邏輯位準時，可確證該自低功率模式喚醒與復原信號。
  26. 如請求項25之積體電路裝置，其中該第一邏輯位準係一邏輯"1"，且該第二邏輯位準係一邏輯"0"。
  27. 如請求項25之積體電路裝置，其中該第一邏輯位準係一邏輯"0"，且該第二邏輯位準係一邏輯"1"。
  28. 如請求項23之積體電路裝置，其中該接收器係耦合至一積體電路封裝的一外部輸入連接。
  29. 如請求項23之積體電路裝置，其中該積體電路裝置係選自由微處理器、微控制器、數位信號處理器(DSP)、可程式化邏輯陣列(PLA)及特定應用積體電路(ASIC)所組成的該群組。
  30. 如請求項24之積體電路裝置，其中該輸入節點與低功率模式暫存器係從相同的電源供電。
  31. 如請求項24之積體電路裝置，其中該輸入節點與低功率模式暫存器係從一電源供電，且該複數個邏輯電路係從另一電源供電。
  32. 如請求項31之積體電路裝置，其中當在該低功率模式時，該另一電源被關閉。
  33. 一種在一積體電路裝置中於一低功率模式期間與當離開該低功率模式時維護輸入-輸出(I/O)組態與資料狀態之方法，該方法包含下列步驟：當進入該積體電路裝置之邏輯電路的一低功率模式時：將一低功率模式信號傳輸至控制輸入-輸出(I/O)節點之保存單元，從而致使該等I/O節點保持一相關聯之可組 態輸出驅動器及/或一可組態輸入接收器之輸入-輸出(I/O)組態與資料狀態，該可組態輸出，驅動器及/或該可組態輸入接收器可操作以獨立於一相關聯之邏輯電路之一狀態而向該積體電路裝置之一外部連接發送信號及/或從該積體電路裝置之該外部連接接收信號；在該低功率模組期間控制來自該保存單元的該I/O組態與資料狀態；以及當離開該低功率模式時：從該低功率模式復原該等邏輯電路之內部邏輯位準以及僅在該等邏輯電路之所有內部邏輯位準已重新建立至已進入該低功率模式之前的狀態之後，將一從低功率模式喚醒與恢復信號傳輸至該等保存單元，以及在接收到該自低功率模式喚醒和恢復信號後，將對該I/O組態與資料狀態的控制返回至該等邏輯電路。
  34. 一種在一積體電路裝置中於一低功率模式期間與當離開該低功率模式時維護輸入-輸出(I/O)組態與資料狀態之方法，該方法包含下列步驟：偵測對一進入低功率模式命令之確證；當偵測到該進入低功率模式命令時，進入該積體電路裝置的邏輯電路的一低功率模式，其中將一低功率模式信號傳輸至控制輸入-輸出(I/O)節點之保存單元，從而致使該等I/O節點保持一相關聯之可組態輸出驅動器及/或一可組態輸入接收器之輸入-輸出(I/O)組態與資料狀態，該可組態輸出驅動器及/或該可組態輸入接收器可操 作以獨立於一相關聯之邏輯電路之一狀態而向該積體電路裝置之一外部連接發送信號及/或從該積體電路裝置之該外部連接接收信號；在該低功率模式期間控制來自該保存單元的該I/O組態與資料狀態；偵測對一自低功率模式喚醒與復原命令之確證，以及從該低功率模式復原該等邏輯電路之內部邏輯位準以及僅在該等邏輯電路之所有內部邏輯位準已重新建立至已進入該低功率模式之前的狀態之後，將一從低功率模式喚醒與恢復信號傳輸至該等保存單元；及在接收到該自低功率模式喚醒和恢復信號後，將對該I/O組態與資料狀態的控制返回至該等邏輯電路。
  35. 如請求項34之方法，其中該進入低功率模式命令及該自低功率模式喚醒與復原命令係從一軟體程式發出。
  36. 如請求項34之方法，其中該進入低功率模式命令及該自低功率模式喚醒與復原命令係從一韌體程式發出。
TW096146850A 2006-12-12 2007-12-07 於低功率模式期間與離開低功率模式時維護輸入及／或輸出組態以及資料狀態 TWI435545B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/609,610 US7583104B2 (en) 2006-12-12 2006-12-12 Maintaining input and/or output configuration and data state during and when coming out of a low power mode

Publications (2)

Publication Number Publication Date
TW200840214A TW200840214A (en) 2008-10-01
TWI435545B true TWI435545B (zh) 2014-04-21

Family

ID=39484240

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096146850A TWI435545B (zh) 2006-12-12 2007-12-07 於低功率模式期間與離開低功率模式時維護輸入及／或輸出組態以及資料狀態

Country Status (6)

Country Link
US (2) US7583104B2 (zh)
EP (1) EP2092423A2 (zh)
KR (1) KR101174079B1 (zh)
CN (1) CN101558380B (zh)
TW (1) TWI435545B (zh)
WO (1) WO2008073883A2 (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7839016B2 (en) 2007-12-13 2010-11-23 Arm Limited Maintaining output I/O signals within an integrated circuit with multiple power domains
US8327173B2 (en) 2007-12-17 2012-12-04 Nvidia Corporation Integrated circuit device core power down independent of peripheral device operation
US8261101B1 (en) * 2008-03-31 2012-09-04 Xilinx, Inc. Self power down integrated circuit
US8793091B2 (en) * 2008-04-10 2014-07-29 Nvidia Corporation System and method for integrated circuit calibration
US9423846B2 (en) * 2008-04-10 2016-08-23 Nvidia Corporation Powered ring to maintain IO state independent of the core of an integrated circuit device
US8762759B2 (en) 2008-04-10 2014-06-24 Nvidia Corporation Responding to interrupts while in a reduced power state
US20090259864A1 (en) * 2008-04-10 2009-10-15 Nvidia Corporation System and method for input/output control during power down mode
US8487655B1 (en) 2009-05-05 2013-07-16 Cypress Semiconductor Corporation Combined analog architecture and functionality in a mixed-signal array
US8179161B1 (en) * 2009-05-05 2012-05-15 Cypress Semiconductor Corporation Programmable input/output circuit
US8117428B2 (en) * 2009-06-04 2012-02-14 Texas Instruments Incorporated Apparatus and method for automatically saving and restoring pad configuration registers implemented in a core power domain
TWI435208B (zh) * 2010-12-02 2014-04-21 Realtek Semiconductor Corp 積體電路與其控制方法
WO2012115839A1 (en) 2011-02-23 2012-08-30 Rambus Inc. Protocol for memory power-mode control
US8543856B2 (en) 2011-08-20 2013-09-24 Freescale Semiconductor Inc Semiconductor device with wake-up unit
US10761582B2 (en) 2011-08-22 2020-09-01 Nvidia Corporation Method and apparatus to optimize system battery-life for static and semi-static image viewing usage models
CN106909444B (zh) * 2011-12-22 2021-01-12 英特尔公司 用于指定应用线程性能状态的指令的指令处理装置及相关方法
US8896975B2 (en) * 2012-01-18 2014-11-25 Microchip Technology Incorporated Voltage regulator over-voltage detection system, method and apparatus
KR101925566B1 (ko) 2012-06-13 2018-12-05 삼성전자주식회사 아이오 데이터 리텐션 장치
KR101596767B1 (ko) 2013-02-21 2016-02-23 (주)미디웨어 움직임 감지를 기초로 작동하는 미러 디스플레이 장치 및 그 방법
US9252774B2 (en) 2013-05-27 2016-02-02 Freescale Semiconductor, Inc. Integrated circuit wake-up control system
CN104656866B (zh) * 2013-11-19 2019-01-18 马维尔国际有限公司 电源管理电路、电源管理系统和电路管理方法
US9760137B2 (en) * 2014-03-29 2017-09-12 Intel Corporation Programmable scalable voltage translator
US10834672B2 (en) * 2015-09-23 2020-11-10 International Business Machines Corporation Power management of network links
CN111552365B (zh) * 2020-04-02 2022-07-12 北京新忆科技有限公司 存储器芯片及其控制方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5392437A (en) * 1992-11-06 1995-02-21 Intel Corporation Method and apparatus for independently stopping and restarting functional units
US5708819A (en) * 1995-10-10 1998-01-13 Standard Microsystems Corporation Process and apparatus for generating power management events in a computer system
US6654898B1 (en) * 1999-07-15 2003-11-25 Apple Computer, Inc. Stable clock generation internal to a functional integrated circuit chip
EP1098239A1 (en) * 1999-11-02 2001-05-09 Microchip Technology Inc. Microcontroller having core logic power shutdown while maintaining input-output port integrity
US7058827B2 (en) * 2001-07-18 2006-06-06 Intel Corporation Power saving circuit has an input line coupled to an external host and a keeper to hold the line in a weakly held state
US7064984B2 (en) 2002-01-16 2006-06-20 Micron Technology, Inc. Circuit and method for reducing leakage current in a row driver circuit in a flash memory during a standby mode of operation
JP2004246525A (ja) * 2003-02-13 2004-09-02 Matsushita Electric Ind Co Ltd 順序回路、記憶素子、クロック発生回路およびクロック制御方法、ならびに回路変更方法および回路設計支援装置、半導体集積回路およびそれを備えた電子装置、ならびに電子制御装置およびそれを備えた移動体
US7046572B2 (en) 2003-06-16 2006-05-16 International Business Machines Corporation Low power manager for standby operation of memory system
US6965261B2 (en) 2003-11-13 2005-11-15 Texas Instruments Incorporated Ultra low-power data retention latch
JP4633578B2 (ja) * 2004-10-22 2011-02-16 ローム株式会社 集積回路およびそれを搭載した電子機器
US7215146B2 (en) 2004-10-29 2007-05-08 Intel Corporation High speed buffered level-up shifters

Also Published As

Publication number Publication date
KR101174079B1 (ko) 2012-08-20
US20080136450A1 (en) 2008-06-12
US7589564B2 (en) 2009-09-15
WO2008073883A2 (en) 2008-06-19
CN101558380A (zh) 2009-10-14
US20080136451A1 (en) 2008-06-12
KR20090087956A (ko) 2009-08-18
WO2008073883A3 (en) 2008-08-21
US7583104B2 (en) 2009-09-01
TW200840214A (en) 2008-10-01
CN101558380B (zh) 2014-01-29
EP2092423A2 (en) 2009-08-26

Similar Documents

Publication Publication Date Title
TWI435545B (zh) 於低功率模式期間與離開低功率模式時維護輸入及／或輸出組態以及資料狀態
US9189048B2 (en) Circuit having a low power mode
JP5238727B2 (ja) マルチポート・メモリ・デバイスの漸進的な電力制御
KR20070001194A (ko) 저전력 모드로 들어가게 하기 위한 방법 및 장치
US7103785B2 (en) Method and apparatus for power management event wake up
US7032120B2 (en) Method and apparatus for minimizing power requirements in a computer peripheral device while in suspend state and returning to full operation state without loss of data
US10666419B2 (en) Semiconductor circuit and semiconductor system
KR101350085B1 (ko) 전력 보존
JPH0157378B2 (zh)
US8010818B2 (en) Power efficient method for controlling an oscillator in a low power synchronous system with an asynchronous I2C bus
CN108872828B (zh) 复位管理电路和用于复位管理电路的方法
TWI465895B (zh) 低功率模式錯誤回復方法，系統及裝置
CN212276368U (zh) 用于电源管理的设备
CN113672072A (zh) 用于节省微控制器功率的方法和设备
US9116701B2 (en) Memory unit, information processing device, and method
AU2013100559B4 (en) Circuit having a low power mode
JP3973970B2 (ja) 記憶素子のデータ退避・復元装置
JP2018520433A (ja) 集積回路の入出力
CN111258404A (zh) 一种隔离电路系统及其进行信号隔离的方法