JP2018520433A - 集積回路の入出力 - Google Patents
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Abstract
集積回路マイクロプロセッサ装置は、中央処理装置(CPU)と、複数の外部接続(4)を有する汎用入出力モジュール(2)とを備える。外部接続は、汎用入出力モジュールによって当該装置にそれぞれの入力を供給するように構成される。当該装置は、さらに、外部接続の各々に対応する記憶場所(6)をそれぞれ備える。該記憶場所は、中央処理装置が低電力状態であるか状態変化に反応できない場合に、一つ以上の外部接続の状態変化を記録するように構成される。
【選択図】 図1
【選択図】 図1
Description
本発明は集積回路の入出力、特に、マイクロプロセッサまたはシステムオンチップ(SoC)用の汎用入出力ピンに関する。
最近のマイクロプロセッサおよびSoCはますます複雑化しているので、種々の機能に対応付けられた入出力を供給する需要も増大している。しかし、これらは装置の外部ケースから突出するピンを必要とするので、供給可能な数は、多少相反する、増え続ける小型化への要求がもたらす物理的サイズの制約によって制限される。
この葛藤に対処する一つの方法は、動作中のタスクごとにソフトウェアで機能を動的に割当て可能な多数の汎用入出力(GPIO)ピンを提供することである。こうすれば、一部のアプリケーションまたは一部の顧客によってはあまり、あるいは、全く使用されない数多くの専用ピンを用いる代わりに、ピンを効率的に使用することが可能となる。
GPIOピンがオフチップ構成要素からの入力を受け取るように構成される場合、このような入力は、CPUを低電力の休止状態から覚醒させて当該入力を処理するよう促すタイプのものである場合が多い。これらは、例えば、無線キーボード、マウス等のコンピュータ入力装置から入力される。しかし、本出願人は、複数のこのような入力がある場合に発生し得る潜在的問題を認識するに至った。すなわち、CPUが休止状態から起動するのに掛かる有限時間中に、CPUを覚醒させるように促した入力はもはや存在しなくなるのでCPUはどのように応答すべきかを決定できない可能性があるという問題である。
本発明は、この問題に対処することを目的として、中央処理装置(CPU)と、複数の外部接続を有する汎用入出力モジュールと、を備える集積回路マイクロプロセッサ装置を提供するものであって、前記複数の外部接続は、前記汎用入出力モジュールによって前記集積回路マイクロプロセッサ装置にそれぞれの入力を供給するように構成され、前記集積回路マイクロプロセッサ装置は、前記複数の外部接続の各々に対応して、一つ以上の前記外部接続に状態変化が発生したが前記中央処理装置が低電力状態であるか前記状態変化に反応できない場合に前記状態変化を記録するように構成された個々の記憶場所をさらに備える。
したがって、本発明によれば、前記CPUが休眠中であるか、例えば前記CPUが休眠しようとしているかまだ休眠状態から覚醒している最中であるなどの理由で反応できない場合に、例えばローからハイになるかその逆のことが起こるなど外部接続に状態変化があった場合、この状態変化が記憶場所に記録されることが、当業者であれば理解できるであろう。その結果、前記CPUは、覚醒した後、当該入力がもはや存在していなくても、どの入力を受け取ったかを決定できる。また、例えば、「休眠」信号が出された後に、前記CPUの遮断処理を中止するには遅すぎるタイミングで当該入力を受け取るときなど、前記CPUの処理ができない他の時点で発生する入力を捉えることもできる。
一連の実施形態において、前記状態変化は前記中央処理装置(CPU)を覚醒させる、すなわち、前記CPUを低電力状態から高電力状態に移す、ように構成される。これは全ての外部接続に該当し得る。しかし、これは必須ではなく、一連の実施形態において、一つ以上の外部接続の状態変化は前記CPUを覚醒させない。このやり方は、ある種の入力は前記CPUを即座に覚醒させないように構成できるので、電力節約の面で有利であるが、前記CPUが覚醒してから読み取れるように、対応する記憶場所に前記状態変化が記録されるので好都合である。一連の実施形態において、前記集積回路マイクロプロセッサ装置は、前記外部接続のうち、状態変化すると前記CPUを覚醒できるのはどれかを決定するように構成された有効化レジスタを備える。このレジスタは、例えば、前記記憶場所に対応付けられた複数のフラッグから成っていてもよい。
前記CPUは、覚醒したら(前記高電力状態に移ったら)前記記憶場所を読み取るように構成されているのが好都合である。一連の実施形態において、前記CPUは、前記状態変化を示す値を読み取った場合、前記記憶場所のうちの一つをクリアするように構成される。別の同様の一連の実施形態において、前記汎用入出力モジュールは、前記記憶場所のうちの別の一つが、別の外部接続の前記状態変化を示す値を含む場合、所定の事象を生成するように構成される。こうすれば、前記外部接続上の入力信号が競合状態に起因して失われることはないということが確実になり得る。同時に受け取る複数の入力同士、あるいは、少なくとも前記CPUが覚醒する前の全ての入力を区別できることは、重要な利点である。
一連の実施形態において、前記記憶場所は、前記外部接続の各々に対応する一つ以上のビット(一つが好ましい)を有するレジスタによって提供される。
次に、ほんの一例として、添付の図面を参照しながら本発明の実施形態を説明する。
図1は集積回路マイクロプロセッサの一部として含まれるGPIOモジュール2を示す。GPIOモジュール2は、PIN0からPIN31の番号を付したピン4の形式で三十二個の外部接続をサポートしているが、図1にはそれらのうち最初と最後だけが示してある。各ピン4にはGPIOモジュール内のチャネル6が対応付けられ、当該チャネルは、PIN[n].OUT、PIN[n].INおよびPIN[n].CNFのラベルが付いた三つのレジスタを備える。
PIN0に対応するチャネル6が図1の左側部分に詳細に示してある。これによれば、ピン4はスイッチ8に接続されて、このスイッチは、集積回路マイクロプロセッサの他の部分にアナログ入力を供給するためにピン4がアナログ入力線10に選択的に接続できるようにしている。上記の代わりに、スイッチ8は、以下に詳細に説明するように、デジタル入出力装置のためにピン4を接続部12に接続してもよい。このスイッチは、集積回路マイクロプロセッサがアナログ入力を受け取ることを期待するとハイになる「アナログ有効化」制御線14によって制御される。
デジタル入出力装置接続部12は、二つのスイッチ16、18に接続されている。両スイッチのうち最初のスイッチ16は、ピン4が出力バッファ20に接続できるようにする。スイッチ16は「方向上書き」線22によって制御されている。出力バッファ20への入力は別のスイッチ24によって制御されており、このスイッチによって、バッファ20が、集積回路マイクロプロセッサの特定のモジュールから通常の出力を供給するための出力線26か、PIN[0].OUTレジスタ28のいずれかに接続できるようになる。このレジスタ28には、出力をタスクに変換し入力を事象に変換する汎用入出力タスク・事象(GPIOTE)モジュールとして知られる別のモジュール(図示せず)からのSETタスクおよびCLRタスクによって決定される値が書き込まれる。スイッチ24は、「出力上書き」線30によって制御されるので、この線によって、ピン4がPIN[0].OUTレジスタ28の値になるよう強制できる。
デジタル入力側において、スイッチ18は、「入力上書き」線34の制御の下、ピン4を入力バッファ32に選択的に接続する。こうすれば、GPIOピンの制御を引き継ぐ周辺機器が、この線を出力として使用し入力バッファ32を切断できるようになり、入力バッファは使用されないときでも一般的にエネルギーを消費するので有益である。入力バッファ32は、入力線、CPUが使用してピン4の状態を見出すPIN[0].INレジスタ38、および入力がハイになったのを感知するとPIN0.DETECT信号42を生成する感知モジュール40に接続されている。感知モジュール40は、反対に、入力がローになったときにPIN0.DETECT信号42を生成するように構成することもできる。
その他のピンPIN1〜PIN31に対しても、上記と同様の構成が提供される。これらは詳細には示していないが、対応するPINn.DETECT信号が各々に存在する。中間の信号を省き、PIN1.DETECT44およびPIN31.DETECT信号46が示してある。
PINn.DETECT信号42、44、46は、PINn.DETECT線42、44、46等の各々に対応する三十二ビットを有するラッチレジスタ48にコピーされる。OR機能50はラッチされたDETECT(LDETECT)信号51を出力するが、該信号は、ラッチレジスタ48のビットのいずれかが記録されるとハイになる。これはDETECT出力スイッチ52の一方側に供給される。DETECT出力スイッチ52の他方側は、PINn.DETECT線から直接に従来の共有DETECT信号55を供給する別のOR機能54に接続されている。
使用時に、GPIOモジュール2は、従来の汎用入出力モジュールのように機能する。したがって、ピン4は、アナログ有効化制御線14をハイに設定してアナログ入力を受け取るのに使用できる。該ピンは、アナログ有効化制御線14をローに設定し、入力上書き線35をローに設定しスイッチ18を開けて、方向上書き線22をハイに設定しスイッチ16を閉じることによって、デジタル出力ピンとしても使用できる。ほとんどの場合スイッチ16、18のいずれかを開けてもう一方を閉じるのが望ましいが、両方を閉じる場合もあり得る。
ピン4をデジタル出力として使用する場合、通常、出力線26から出力を供給する。しかし、出力線26をハイに駆動してピン4をSETするか、出力線26をローに駆動してピン4をCLRする必要がある場合、出力上書き線30をハイにすれば出力バッファ20がPIN[0].OUTレジスタ28に接続され、そこに記憶された値が何であれその値になる。
ピン4は、さらに、アナログ有効化線14をローに設定し、入力上書き線35をハイに設定しスイッチ18を閉じて、方向上書き線22をローに設定しスイッチ16を開けることによって、デジタル入力ピンとして使用できる。
ピン4は、例えば、外部周辺機器のボタンに接続するのに使用してもよい。電力を節約するため、ユーザがボタンの一つを押すまで中央処理装置(CPU)(図示せず)を低電力の休眠状態にしておくのが望ましい。しかし、例えばPIN0に接続されたボタンを押すと、割り込みがCPUへ送られてCPUを覚醒させ、次に説明するように、入力への応答が行われる。
ピン4の電圧レベルがハイになると、入力バッファ32を通って入力線36および感知モジュール40に渡される。感知モジュール40はローからハイへの遷移を検出するとその出力42がハイとなって、従来のOR機能54をトリガするとともに、ラッチレジスタ48の相応するビットに1としてコピーされる(通常は全てのビットがゼロである)。その結果、ラッチOR機能50がトリガされる。こうして、スイッチ52がいずれの位置にあっても、DETECT信号出力56がハイとなって、電力モジュール(図示せず)に割り込みが発生し、その結果CPUが覚醒される。しかし、実際には、CPUが覚醒して十分に機能するまでには時間が掛かることが理解されるであろう。その期間にボタンが解放されてピン4がローになり、対応する入力線36もローになると、CPUは、覚醒するようトリガしたのは何かを入力線36(および他のピンに対応する入力線36)から決定することはできなくなる。
しかし、図1に示される本発明の実施形態によれば、覚醒するようトリガした入力は、CPUがラッチレジスタ48から簡単に読み取ることができる。なぜなら、このレジスタのビットはCPUによってしか明示的にクリアできないからである。こうして、入力がたとえ瞬間的であっても、失われることなく捉えられることになる。CPUが休眠手順を中断するには遅すぎるタイミングで休止状態に入りつつあるときに入力が受け取られた場合も、同様の利点が得られる。
スイッチ52によって、DETECT出力56は、特定の応用例の要求に基づいて、従来の共有DETECT信号55かLDETECT信号51のうちいずれかとして選択される。しかし、いずれのモードでも、ラッチレジスタ48を読み取ることによってどの入力が受け取られたかを決定できる。
CPUはラッチレジスタ48の所定ビットの1を読み取ったら、当該ビットはクリアされる。LDETECT信号51の特長の一つは、ラッチレジスタ48で1に設定された他のビットが存在する場合、新しい事象をトリガするのに十分な長さの過渡的な負パルスがLDETECT信号51に生成されても、LDETECT信号51はハイのままであることである。こうすれば、CPUは、休眠中または覚醒開始時に受け取る複数の入力を区別できる。全ビットが成功裏にクリアされたら、LDETECT信号55は再びローになる。
図2は、個々のPINn.DETECT信号42、44、46が潜在的に同時にハイになった場合における、従来の共有DETECT信号55とLDETECT信号51との動作との違いを示している。
まず、時間60において、(例えばボタンが押されて)PIN0がハイになるので、PIN0.DETECT線42もハイになる。その結果、共有DETECT信号55がハイになるとともに、ラッチレジスタ48内のPIN0に対応するビット(LATCH.0)もハイになる。その結果、LDETECT信号51もハイになる。
時間62において、PIN0に接続されているボタンが解放されるので、PIN0.DETECT線がローになり、他のPINn.DETECT線のうちハイであるのはないので、共有DETECT信号55も再びローになる。しかし、LATCH.0信号はハイのままなので、LDETECT信号51もハイのままである。実際には、CPUが覚醒してラッチレジスタ48からLATCH.0信号を読み取りそれをクリアする時間64まで、これらはハイのままである。このことから、CPUが覚醒する前に共有DETECT信号55は既にローになっているので、ラッチレジスタ48がなかったら、CPUはどのピンによって覚醒されたのかを決定できないことが理解されるであろう。
その後の時間66において、PIN1.DETECT信号44がハイになるので、DETECT信号55、ラッチレジスタ48のLATCH.1ビット、およびLDETECT信号51もハイになる。時間68でCPUがラッチレジスタ48を読み取ると、負のパルスがLDETECT信号51で生成されるが、この時点ではPIN1.DETECT線44がまだハイなので、該信号はその後もハイのままである。
時間70において、PIN31に接続されているボタンも押されるので、PIN31.DETECT線46がハイになる。ラッチレジスタ48のLATCH.31もハイになるが、共有DETECT信号55は既にハイなのでその状態を維持する。時間72において、その時点までにPIN1.DETECT線44は再びローになっているので、CPUは再びラッチレジスタ48を読み取りLATCH.1ビットをクリアする。しかし、LDETECT信号51は、負のパルスを有するものの、LATCH.31ビットがまだハイなので、ハイのままである。最後に、時間74において、PIN31.DETECT信号46がローになっているので、CPUがラッチレジスタ48のLATCH.31ビットを読み取ると、LATCH.31ビットはクリアされ、LDETECT信号51も再びローになる。
図3は、図1の実施形態に類似した第二実施形態を示しており、同じ特徴には同じ符号が使用されている。しかし、図3の実施形態は、ラッチレジスタ48と、LDETECT信号51を生成するORゲート50との間に追加の「ラッチ有効化」レジスタ76を備える。ラッチ有効化レジスタ76もピン4ごとに1ビットを有しており、使用時には、LATCHビットのうちどれが(したがって、実際にはピン遷移のうちどれが)ORゲート50に導かれることになるかを決定する。ORゲート50に導かれるLATCHビットだけが、LDETECT信号51をトリガしてCPUを覚醒させる。こうすれば、GPIOモジュール2は一部の、または、全てのピン4の遷移を記録できるが、CPUを覚醒できるのは、そのうちのいくつかもしくはそのうちの一つだけか、あるいは一つもない。こうすれば、遷移を記録するのは重要だが遷移が発生した時点で当該システムを覚醒させるのは重要でない、もっと言えば、望ましくないという状況下において、これは有用であり得る。このような設定においては、CPUが他の何らかの理由で覚醒するとき当該の遷移を処理して応答するのがより望ましい場合もある。
ラッチ有効化レジスタ76は、もちろん、どのピン4がCPUを覚醒させられるかを変更するよう構成可能であってもよい。
このように、上述の実施形態によれば、入力は、CPUが完全に覚醒してそれらを処理できるようになるまで、如何なる情報も失うことなく記録されることが理解されるであろう。しかし、特定の実施形態は代表的なものに過ぎず、本発明の範囲内で多くの変形例および変異形が可能であることも理解されるであろう。
Claims (9)
- 中央処理装置(CPU)と、複数の外部接続を有する汎用入出力モジュールと、を備える集積回路マイクロプロセッサ装置であって、
前記複数の外部接続は、汎用入出力モジュールによって前記集積回路マイクロプロセッサ装置にそれぞれの入力を提供するように構成され、前記集積回路マイクロプロセッサ装置は、前記複数の外部接続の各々に対応して、一つ以上の前記外部接続に状態変化が発生したが前記中央処理装置が低電力状態であるか前記状態変化に反応できない場合に前記状態変化を記録するように構成された個々の記憶場所をさらに備える
ことを特徴とする集積回路マイクロプロセッサ装置。
装置。 - 前記状態変化は、前記CPUを覚醒させるように構成される
ことを特徴とする、請求項1に記載の集積回路マイクロプロセッサ装置。 - 一つ以上の前記外部接続の状態変化は前記CPUを覚醒させない
ことを特徴とする、請求項1に記載の集積回路マイクロプロセッサ装置。 - 前記外部接続のいずれが、状態が変化した場合に、前記CPUを覚醒させられるかを決定するように構成された有効化レジスタを備える
ことを特徴とする、請求項3に記載の集積回路マイクロプロセッサ装置。 - 前記有効化レジスタは、前記記憶場所に対応付けられた複数のフラッグを有する
ことを特徴とする、請求項4に記載の集積回路マイクロプロセッサ装置。 - 前記CPUは、高電力状態に移ると前記記憶場所を読み取るように構成される
ことを特徴とする、請求項1乃至請求項5のいずれかに記載の集積回路マイクロプロセッサ装置。 - 前記CPUは、前記状態変化を示す値を読み取った場合、前記記憶場所の一つをクリアするように構成される
ことを特徴とする、請求項6に記載の集積回路マイクロプロセッサ装置。 - 前記汎用入出力モジュールは、前記記憶場所のうちの別の一つが、別の外部接続の前記状態変化を示す値を含む場合、所定の事象を生成するように構成される
ことを特徴とする、請求項7に記載の集積回路マイクロプロセッサ装置。 - 前記記憶場所は、前記外部接続の各々に対応する一つ以上のビットを有するレジスタによって提供される
ことを特徴とする、請求項1乃至請求項8のいずれかに記載の集積回路マイクロプロセッサ装置。
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