CN111459562A - 基于risc-v架构切换休眠模式的改进系统及方法 - Google Patents

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Abstract

本发明公开基于RISC‑V架构切换休眠模式的改进系统及方法，包括：深度睡眠控制寄存器，用于通过读写所述深度睡眠控制寄存器SV域值，切换不同的休眠模式。本发明通过改变深度睡眠控制寄存器的值来切换不同的休眠模式从而关闭相应的时钟，在不同场景下可以快速简单切换功耗模式适应各种低功耗的场景，降低了时钟的开关活动性从而降低了整个系统的功耗。

Description

基于RISC-V架构切换休眠模式的改进系统及方法
技术领域
本发明涉及低功耗内核中断处理技术和低功耗技术领域，尤其涉及基于RISC-V架构切换休眠模式的改进系统及方法。
背景技术
随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加，而功耗又将导致芯片发热量的增大和可靠性的下降。因此，功耗已经成为集成电路设计中的一个非常重要的考虑因素。为了使产品更具有竞争力，工业界对芯片设计的要求已从单纯的追求高性能、小面积，转换为对性能、面积、功耗的综合要求。微处理器作为数字系统的核心部件，其低功耗设计对降低整个系统的功耗具有非常重要的意义。
研究微处理器的低功耗设计技术，首先必须了解其功耗来源。高层次仿真得出的结论如图1所示。从图1中可以看出，时钟单元(Clock)功耗最高，因为时钟单元有时钟发生器、时钟驱动、时钟树和钟控单元的时钟负载，数据通路(Datapath)是仅次于时钟单元的部分，其功耗主要来自运算单元、总线和寄存器堆。除了上述两部分，还有存储单元(Memory)，控制部分和输入/输出(Control，I/O)。存储单元的功耗与容量相关。
如图1所示，在微处理器中，很大一部分功耗来自时钟。时钟是惟一在所有时间都充放电的信号，而且很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性将对降低整个系统的功耗有很大的影响。
发明内容
为了解决上述技术问题，本发明提出一种基于RISC-V架构切换休眠模式的改进系统及方法。基于RISC-V指令架构内核中新增加了一个自定义寄存器，将该寄存器命名为深度睡眠控制寄存器，基于RISC-V指令架构的处理器通过CSR写该寄存器能够控制不同的休眠模式从而关闭相应的时钟。为了达到上述目的，本发明的技术方案如下：
基于RISC-V架构切换休眠模式的改进系统，包括：深度睡眠控制寄存器，通过读写所述深度睡眠控制寄存器切换不同的休眠模式。
优选地，所述深度睡眠控制寄存器是一个自定义CSR寄存器，读写权限为用户模式下可读可写。
优选地，所述深度睡眠控制寄存器包括两个域，其中：第XLEN-1比特到第XLEN-n比特之间为预留位；第n到0位为特定指示睡眠状态的SV域，其中，XLEN为处理器位宽(一般为32或64)，n为不大于处理器位宽-1的正整数。
优选地，当写1到所述SV域时，处理器内核进入深度睡眠模式；当写0到所述SV域时，处理器内核进入浅度睡眠模式。
优选地，所述深度睡眠控制寄存器中，用于使处理器内核进入深度睡眠模式的指令为“csrwi sleepvalue，1”，所述指令包含操作符csrwi，CSR寄存器sleepvalue，立即数1。
优选地，所述深度睡眠控制寄存器中，用于使处理器内核进入浅度睡眠模式的指令为“csrwi sleepvalue，0”，所述指令包含操作符csrwi，CSR寄存器sleepvalue，立即数0。
基于RISC-V架构切换休眠模式的改进方法，通过上述任意一项所述的基于RISC-V架构切换休眠模式的改进系统实现，包括以下步骤：
判断深度睡眠控制寄存器SV域中写入1或者0；
当写入1时，则等到处理器执行wfi指令触发处理器睡眠，进入睡眠的处理器主时钟将被关闭，同时常开时钟也被关闭，处理器内核进入深度睡眠模式；
当写入0时，等到处理器执行wfi指令触发处理器睡眠，进入睡眠的处理器主时钟将被关闭，但是常开时钟仍然处于活动状态，处理器内核进入浅度睡眠模式。
基于RISC-V架构切换休眠模式的改进方法，通过上述任意一项所述的基于RISC-V架构切换休眠模式的改进系统实现，包括如下步骤：当处理器内核中发生时间脉冲信号或不可屏蔽中断信号后，处理器的常开时钟以及主时钟均被打开，处理器内核被唤醒。
在深度休眠或者浅度休眠状态下，如果发生了事件脉冲信号或者NMI中断信号，那么对应的事件脉冲信号标志信号(命名为evt_i_real)或NMI标志信号(命名为nmi_i_real)就将被拉高，与此同时，处理器执行了wfi指令发生睡眠的信号(命名为core_wfi_mode)值将为0，那么选择器选出来的门控使能信号值为1，最终得到的处理器常开时钟(aon_clk)及主时钟(core_clk)都被打开。
一种电子装置，包括：深度睡眠控制寄存器、处理器及存储在所述处理器上并可在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现如上所述方法的步骤：
根据指令写入深度睡眠控制寄存器的SV域数值；
处理器判断SV域数值是0或1；
当写入1时，则等到处理器执行wfi指令触发处理器睡眠，进入睡眠的处理器主时钟将被关闭，同时常开时钟也被关闭，处理器内核进入深度睡眠模式；
当写入0时，等到处理器执行wfi指令触发处理器睡眠，进入睡眠的处理器主时钟将被关闭，但是常开时钟仍然处于活动状态，处理器内核进入浅度睡眠模式。
在深度休眠或者浅度休眠状态下，如果发生了事件脉冲信号或者NMI中断信号，那么对应的事件脉冲信号标志信号(命名为evt_i_real)或NMI标志信号(命名为nmi_i_real)就将被拉高，与此同时，处理器执行了wfi指令发生睡眠的信号(命名为core_wfi_mode)值将为0，那么选择器选出来的门控使能信号值为1，最终得到的处理器常开时钟(aon_clk)及主时钟(core_clk)都被打开。
一种计算机可读存储介质，所述计算机可读存储介质存储一个或多个程序，所述一个或多个程序当被包括多个应用程序的服务器执行时，使得所述服务器执行时实现如上所述方法的步骤。
基于上述技术方案，本发明的有益效果是：
(1)、本发明增加了对CSR寄存器的功能自定义，通过写csr寄存器值来控制处理器核心进入不同的休眠模式，实现了功耗可配，在不同场景下可以快速简单切换功耗模式适应各种低功耗的场景；
(2)、本发明使用深度睡眠控制寄存器切换到深度睡眠模式，睡眠之后常开时钟core_aon_clk和处理器主时钟core_clk都关闭，功耗极低，能够被中断、不可屏蔽中断(NMI)和事件信号唤醒；
(3)、本发明使用深度睡眠控制寄存器切换到浅睡眠模式，睡眠之后处理器主时钟core_clk关闭，但是常开时钟core_aon_clk没有关闭，能够被中断、不可屏蔽中断(NMI)和事件信号唤醒。
附图说明
图1为本发明中背景技术处理器功耗来源比例说明图；
图2为本发明中深度睡眠控制寄存器的信息格式图；
图3为本发明中深度睡眠和浅度睡眠时钟说明框图；
图4为本发明中处理器常开时钟core_aon_clk电路实现图；
图5为本发明中处理器内核主时钟core_clk电路实现图；
图6为本发明中深度睡眠和浅度睡眠模式下的常开时钟和处理器主时钟判断流程图；
图7为本发明中深度睡眠控制寄存器深度睡眠的软件操作流程；
图8为本发明中深度睡眠控制寄存器浅度睡眠的软件操作流程。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
实施例一
为了解决上述技术问题，本发明提出一种基于RISC-V架构切换休眠模式的改进系统。基于RISC-V指令架构内核中新增加了一个自定义寄存器，将该寄存器命名为深度睡眠控制寄存器，深度睡眠控制寄存器是一个自定义csr寄存器，读写权限为用户模式下可读可写，基于risc-v指令架构的处理器通过csr写该寄存器能够控制不同的休眠模式从而关闭相应的时钟。
为了说明更加清晰的说明本发明，本发明定义了一个信号或者符号进行简化，其中涉及到的包括core_clk、aon_clk。
上述core_clk表示处理器的主时钟，处理器大部分逻辑都依赖该时钟的驱动。
上述aon_clk表示处理器常开时钟，一般情况下，该时钟常开。
本发明配置两种休眠模式进行切换，一种称为浅度休眠模式，一种称为深度休眠模式。分别对应两种时钟的关闭：在浅度休眠模式下，core_clk时钟关闭，但是常开时钟aon_clk不关闭；在进入深度休眠模式下，core_clk和常开时钟aon_clk都会关闭。
为了说明本发明的技术，现在对risc-v的睡眠和唤醒进一步说明，在risc-v官方手册中规定，当处理器执行wfi指令之后，处理器会进入休眠模式，此时处理器将停止活动，当遇到NMI或者中断之后，处理器将被唤醒。本发明针对处理器休眠进行了一个优化和改进，当处理器进入睡眠之后虽然处理器的主要活动时钟(core_clk)被关闭，处理器不再进行指令运算的操作，但是常开时钟(aon_clk)并未被关闭，该时钟会引起不必要的功耗损失，所以本发明通过上述深度睡眠控制寄存器来控制休眠的等级。
如图2、图3所示，目前处理器中32位架构是32位宽的域，64位架构则是64位宽的域，这个XELN是根据处理器的位宽而定的。深度睡眠控制寄存器有两个域，第XLEN-1比特到第XLEN-n比特之间为预留位；第n到0位为SV域，其中，XLEN为32或64，n为不大于处理器位宽-1的正整数。当写1到所述SV域时即当写深度睡眠控制寄存器的值为1，处理器在执行wfi指令之后，处理器内核主时钟core_clk和处理器内核常开时钟aon_clk都被关闭，处理器进入深度休眠模式；当写0到所述SV域时即写深度睡眠控制寄存器的值为0，处理器在执行wfi指令之后，处理器内核主时钟core_clk被关闭，处理器内核常开时钟aon_clk不关闭，处理器进入浅度休眠模式。在深度休眠或者浅度休眠状态下，如果发生了事件脉冲信号或者NMI中断信号，那么对应的evt_i_real，nmi_i_real信号就将被拉高，与此同时core_wfi_mode信号值将为0，那么选择器选出来的门控使能信号值为1，最终得到的处理器常开时钟(aon_clk)及主时钟(core_clk)都被打开。
进一步上述图3是处理器常开时钟(aon_clk)和处理器主时钟(core_clk)时钟控制流程图，从图中可以看出，处理器主时钟(core_clk)是由门控电路1模块得到，处理器常开时钟(aon_clk)是由门控电路2模块得到。其中所属clk_in是处理器外部送入的时钟源，由用户决定。
如图4所示，深度睡眠控制寄存器控制睡眠模式的具体电路实现，包括：core_wfi_mode信号、core_sleep_value信号、evt_i_real信号、irq_i_real信号、nmi_i_real信号、aon_wake_up_detct信号、enb、clk_in信号和clk_aon信号，其中：
所述core_wfi_mode信号，为当前处理器执行了wfi指令发生了睡眠；
所述core_sleep_value信号，该信号值来自sleepvalue的SV域。
所述evt_i_real信号，为事件脉冲信号标志信号；
所述nmi_i_real信号，为NMI标志信号；
所述irq_i_real信号，为中断标志信号；
所述aon_wake_up_detct信号，为唤醒深度睡眠的选择结果信号；
所述enb信号，为门控时钟使能信号；
所述clk_in信号，为处理器外部的时钟输入信号；
所述clk_aon信号，为处理器内核常开时钟信号。最终送给处理器内核常开时钟core_aon_clk。
其中，进入深度睡眠模式及唤醒的过程为：
1，首先通过写1到深度睡眠控制寄存器，此时进入深度睡眠模式，core_sleep_value信号的值为1，在此状态下处理器会等待wfi指令让处理器进入睡眠；
2，其次在深度睡眠控制寄存器的值确定下来之后，执行一条wfi指令，此时core_wfi_mode信号值为1，由于上一步core_sleep_value值为1，因此通过与门得到的选择器的控制端值为1，那么该模式为深度睡眠模式；
3，最终aon_clk常开时钟将被关闭；
4，唤醒：在深度睡眠状态下，如果发生了事件脉冲信号或者NMI中断信号，那么对应的evt_i_real，nmi_i_real信号就将被拉高，与此同时core_wfi_mode信号值将为0，那么选择器选出来的门控使能信号值为1，最终得到的处理器常开时钟(aon_clk)打开。
其中，进入浅度睡眠模式及唤醒的过程为：
1，首先通过写0到深度睡眠控制寄存器，此时进入浅度睡眠模式，core_sleep_value信号的值为0，在此状态下处理器会等待wfi指令让处理器进入睡眠；
2，其次在深度睡眠控制寄存器的值确定下来之后，执行一条wfi指令，这时处理器进入睡眠模式，此时core_wfi_mode信号值为1，由于上一步core_sleep_value值为0那么该模式为浅度睡眠模式。因此通过与门得到的选择器的控制端值为0，选择器会选择aon_wake_up_detct信号的值，该值为常数1；
3，由上述选择器得到的门控时钟使能信号值为1，所以aon_clk常开时钟正常工作，不被关闭；
4，唤醒：在浅度睡眠状态下，本身常开时钟就不关闭，所以该状态下处理器常开时钟(aon_clk)不受唤醒事件的影响。
如图5所示，为本发明处理器内核主时钟core_clk电路实现图，包括：core_wfi_mode信号、enb、clk_in信号和core_clk信号，其中：
所述core_wfi_mode信号，为处理器执行wfi指令处于休眠状态；
所述enb信号，为门控时钟使能信号；
所述clk_in信号，为处理器外部输入时钟；
所述core_clk信号，为处理器内核主时钟。
如图5所示，为本发明处理器内核主时钟core_clk电路实现图，包括：core_wfi_mode信号、enb、clk_in信号和core_clk信号，其中：
所述core_wfi_mode信号，为处理器执行wfi指令处于休眠状态；
所述enb信号，为门控时钟使能信号；
所述clk_in信号，为处理器外部输入时钟；
所述core_clk信号，为处理器内核主时钟。
其中，进入深度睡眠模式及唤醒的过程为：
1，首先通过写1到深度睡眠控制寄存器，此时进入深度睡眠模式，core_sleep_value信号的值为1，在此状态下处理器会等待wfi指令让处理器进入睡眠；
2，其次在深度睡眠控制寄存器的值确定下来之后，执行一条wfi指令，这时处理器进入睡眠模式，此时core_wfi_mode信号值为1；
3，由于上述core_wfi_mode值为1，那么通过非门出来的core_clk门控使能的值为0，所以最终core_clk将被关闭；
4，唤醒：在深度睡眠模式状态下，如果发生了事件脉冲信号或者NMI中断，core_wfi_mode信号值将为0，此时通过非门得到的处理器主时钟(core_clk)的门控使能值为1，所以处理器主时钟(core_clk)打开。
其中，进入浅度睡眠模式及唤醒的过程为：
1，首先通过写0到深度睡眠控制寄存器，此时进入浅度睡眠模式，core_sleep_value信号的值为1，在此状态下处理器会等待wfi指令让处理器进入睡眠；
2，其次在深度睡眠控制寄存器的值确定下来之后，执行一条wfi指令，这时处理器进入睡眠模式，此时core_wfi_mode信号值为1；
3，由于上述core_wfi_mode值为1，那么通过非门出来的core_clk门控使能的值为0，所以最终core_clk将被关闭；
4，唤醒：在浅度睡眠模式状态下，如果发生了事件脉冲信号或者NMI中断，core_wfi_mode信号值将为0，此时通过非门得到的处理器主时钟(core_clk)的门控使能值为1，所以处理器主时钟(core_clk)打开。
如图6所示，该图为整个深度睡眠和浅度睡眠模式下的常开时钟(aon_clk)和处理器主时钟(core_clk)判断流程图。如图中所示首先在深度睡眠控制寄存器中写入1或者0，对应得到的core_sleep_value的值为1或者是0，接着判断当前是否执行的wfi指令，如果没有发生wfi指令那么core_wfi_mode的值为0，主时钟core_clk和常开时钟aon_clk都正常工作，如果执行了wfi指令，core_wfi_mode的值为1，此时主时钟core_clk关闭，当没有出现唤醒条件时，core_clk将一直处于关闭状态，出现了唤醒条件，core_wfi_mode的值变为0，主时钟和常开时钟打开。接着判断是否满足core_sleep_value和core_wfi_mode信号是否同时为1，如果满足该条件，那么当没有出现唤醒条件时，常开时钟aon_clk将关闭，当出现的唤醒条件core_wfi_mode将为0，处理器常开时钟aon_clk和处理器主时钟core_clk将打开。
如图7所示，为本发明深度睡眠控制寄存器深度睡眠的软件操作流程。当我们用csr指令执行“csrwi sleepvalue，1”，即将深度睡眠控制寄存器写入1，那么处理器将切换到深度睡眠模式，在该模式下，执行wfi指令，处理器进入睡眠，处理器常开时钟(aon_clk)和处理器主时钟(core_clk)全部关闭。
如图8所示，为本发明深度睡眠控制寄存器浅度睡眠的软件操作流程。当我们用csr指令执行“csrwi sleepvalue，0”即将深度睡眠控制寄存器写入0，那么处理器将切换到深度睡眠模式，在该模式下，执行wfi指令，处理器进入睡眠，处理器主时钟(core_clk)关闭，处理器常开时钟(aon_clk)不被关闭。
以上所述仅为本发明所公开的基于RISC-V架构切换休眠模式的改进系统及方法的优选实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.基于RISC-V架构切换休眠模式的改进系统，其特征在于，包括：深度睡眠控制寄存器，用于通过读写所述深度睡眠控制寄存器SV域值，切换不同的休眠模式。
2.根据权利要求1所述的基于RISC-V架构切换休眠模式的改进系统，其特征在于，所述深度睡眠控制寄存器是一个自定义CSR寄存器，读写权限为用户模式下可读可写。
3.根据权利要求1或2所述的基于RISC-V架构切换休眠模式的改进系统，其特征在于，所述深度睡眠控制寄存器包括两个域，其中：第XLEN-1比特到第XLEN-n比特之间为预留位；第n到0位为SV域，其中，XLEN为处理器位宽，n为不大于处理器位宽-1的正整数。
4.根据权利要求3所述的基于RISC-V架构切换休眠模式的改进系统，其特征在于，当写1到所述SV域时，休眠时处理器内核进入深度睡眠模式；当写0到所述SV域时，休眠时处理器内核进入浅度睡眠模式。
5.根据权利要求1所述的基于RISC-V架构切换休眠模式的改进系统，其特征在于，所述深度睡眠控制寄存器中，用于使SV域的值为1的指令为“csrwisleepvalue，1”，所述指令包含操作符csrwi，CSR寄存器sleepvalue，立即数1。
6.根据权利要求1所述的基于RISC-V架构切换休眠模式的改进系统，其特征在于，所述深度睡眠控制寄存器中，用于使SV域的值为0的指令为“csrwisleepvalue，0”，所述指令包含操作符csrwi，CSR寄存器sleepvalue，立即数0。
7.基于RISC-V架构切换休眠模式的改进方法，其特征在于，通过权利要求1-6任意一项所述的基于RISC-V架构切换休眠模式的改进系统实现，包括以下步骤：
判断深度睡眠控制寄存器SV域中被写入1或0；
当写入1时，则等到处理器执行wfi指令触发处理器睡眠，进入睡眠的处理器主时钟将被关闭，同时常开时钟也被关闭，处理器内核进入深度睡眠模式；
当写入0时，则等到处理器执行wfi指令触发处理器睡眠，进入睡眠的处理器主时钟将被关闭，但是常开时钟仍然处于活动状态，处理器内核进入浅度睡眠模式。
8.基于RISC-V架构切换休眠模式的改进方法，其特征在于，通过权利要求1-6任意一项所述的基于RISC-V架构切换休眠模式的改进系统实现，包括以下步骤：当处理器内核中发生时间脉冲信号或不可屏蔽中断信号后，处理器的常开时钟以及主时钟均被打开，处理器内核被唤醒。
9.一种电子装置，其特征在于，包括：深度睡眠控制寄存器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时如下步骤：
判断深度睡眠控制寄存器SV域中被写入1或0；
当写入1时，则等到处理器执行wfi指令触发处理器睡眠，进入睡眠的处理器主时钟将被关闭，同时常开时钟也被关闭，处理器内核进入深度睡眠模式；
当写入0时，则等到处理器执行wfi指令触发处理器睡眠，进入睡眠的处理器主时钟将被关闭，但是常开时钟仍然处于活动状态，处理器内核进入浅度睡眠模式。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储一个或多个程序，所述一个或多个程序当被包括多个应用程序的服务器执行时，使得所述服务器执行时实现如权利要求7或8所述方法的步骤。
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