TW201705005A - 積體電路之輸入及輸出（一） - Google Patents

積體電路之輸入及輸出（一） Download PDF

Info

Publication number
TW201705005A
TW201705005A TW105118584A TW105118584A TW201705005A TW 201705005 A TW201705005 A TW 201705005A TW 105118584 A TW105118584 A TW 105118584A TW 105118584 A TW105118584 A TW 105118584A TW 201705005 A TW201705005 A TW 201705005A
Authority
TW
Taiwan
Prior art keywords
cpu
state
input
change
pin
Prior art date
Application number
TW105118584A
Other languages
English (en)
Inventor
喬哈爾Ｏ 陸斯登
羅爾夫 安布爾
Original Assignee
諾迪克半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 諾迪克半導體股份有限公司 filed Critical 諾迪克半導體股份有限公司
Publication of TW201705005A publication Critical patent/TW201705005A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Microcomputers (AREA)
  • Power Sources (AREA)
  • Electronic Switches (AREA)
  • Information Transfer Systems (AREA)

Abstract

一積體電路微處理器裝置包含一中央處理單元(CPU)及具有多個外部接頭的一通用輸入或輸出模組。該等外部接頭係藉該通用輸入或輸出模組組配來提供個別輸入至該裝置。該裝置進一步包含對應該等外部接頭中之各者的個別記憶體位置。該等記憶體位置係經配置來萬一發生一狀態的改變，當該中央處理單元係在一低功率態或否則無法對該狀態的改變起回應時，將該狀態的改變紀錄在該等外部接頭中之一或多者上。

Description

積體電路之輸入及輸出(一)
本發明係有關於積體電路之輸入及輸出-特別係有關於用於微處理器或單晶片系統(SoC)裝置的通用輸入/輸出接腳。
隨著近代微處理器及SoC的複雜度的增加，提供各項功能相關聯的輸入及輸出的需求也增加。然而如此要求接腳從裝置的外殼突起，因而可提供的接腳數目受限於針對不斷要求更加微縮化的略為矛盾的需要所加諸的實體尺寸約束。
解決此項問題的一種手段係提出多個通用輸入/輸出(GPIO)接腳，接腳的功能可由正在執行的任務於軟體動態配置。如此允許接腳的有效使用而非使用有多個專用接腳，專用接腳在某些應用中或某些客戶可能不太使用或絲毫也不使用。
當GPIO接腳係經組配以接收來自非在晶片上的組件之輸入時經常為以下情況，此等輸入屬於提示CPU從低功率休眠態喚醒的種類以便處理該等輸入。該等輸入例如可來自電腦輸入裝置，諸如無線鍵盤、滑鼠等。但申請 人今日認知當有多個此等輸入時，在CPU耗用來從其休眠態電源啟動的最末時間期間可能出現一項潛在問題，提示CPU喚醒的輸入可能已不復存在，因而CPU無法判定如何回應。
本發明係有關於解決此項問題及提出一種積體電路微處理器裝置，其包含一中央處理單元及具有多個外部接頭的一通用輸入或輸出模組，該等外部接頭係藉該通用輸入或輸出模組組配來提供個別輸入至該裝置，該裝置進一步包含對應該等外部接頭中之各者的個別記憶體位置且係經配置來萬一發生一狀態的改變，當該中央處理單元係在一低功率態或否則無法對該狀態的改變起回應時，將該狀態的改變紀錄在該等外部接頭中之一或多者上。
如此，熟諳技藝人士將瞭解依據本發明，當CPU在睡眠或以其它方式而無法回應時-例如因進入睡眠或仍在從睡眠喚醒的過程中，若在外部接頭上有一狀態改變-亦即從低至高或反之亦然，則將此點紀錄在記憶體。如此，即便在CPU已經喚醒之後該輸入已不再存在，允許CPU判定接收哪些輸入。其也允許捕獲出現在無法由CPU處理的其它時間的輸入，例如，當已經簽發「睡眠」信號且該輸入接收得太遲而無法捨棄CPU關機的程序時。
於一集合之實施例中，狀態的改變係配置來喚醒該中央處理單元(CPU)-亦即使得CPU從低功率態移動到較高功率態。此點可能是全部外部接頭的情況。但此點並非 必要，及於一集合之實施例中，外部接頭中之一或多者的狀態的改變不會喚醒該CPU。藉由使得某些輸入經組配成不會即刻喚醒該CPU，反而優異地將該狀態的改變紀錄在對應記憶體位置，使得當CPU確實喚醒時可被讀取，此點在節電上為優異。於一集合之實施例中，該裝置包含一啟用暫存器，經配置來判定當狀態改變時該等外部接頭中之哪一者能夠喚醒該CPU。如此，例如可包含與該等記憶體位置相關聯的多個旗標。
優異地，CPU係配置來一旦已被喚醒(移動到該等較高功率態)即讀取該等記憶體位置。於一集合之實施例中，該CPU係經組配以若其讀取指示該狀態變化的一值則清除該等記憶體位置中之一者。於又一集合之實施例中，通用輸入或輸出模組係經組配以若該等記憶體位置中之又一者含有指示在又一外部接頭上的該狀態改變的一值，則產生一事件。如此有助於確保在該等外部接頭上的輸入信號不因競爭條件所致而遺失。同時接收的多個輸入或至少在CPU喚醒前接收的全部輸入的此項區別能力乃一項重大優勢。
於一集合之實施例中，該等記憶體位置係由具有對應該等外部接頭中之各者的一或多個位元(較佳地一個)之一暫存器提供。
2‧‧‧通用輸入/輸出(GPIO)模組
4‧‧‧接腳
6‧‧‧通道
8、16、18、24‧‧‧開關
10‧‧‧類比輸入線
12‧‧‧接頭
14‧‧‧類比啟用線
20‧‧‧輸出緩衝器
22‧‧‧方向覆寫線
26‧‧‧輸出線
28‧‧‧PIN[0].OUT暫存器
30‧‧‧輸出覆寫線
32‧‧‧輸入緩衝器
34、35‧‧‧輸入覆寫線
36‧‧‧輸入線
38‧‧‧PIN[0].IN暫存器
40‧‧‧感測模組
42‧‧‧PIN0.DETECT信號
44‧‧‧PIN1.DETECT信號
46‧‧‧PIN31.DETECT信號
48‧‧‧栓鎖暫存器
50‧‧‧OR閘
51‧‧‧栓鎖DETECT(LDETECT)信號
52‧‧‧DETECT輸出開關
54‧‧‧OR功能
55‧‧‧DETECT信號
56‧‧‧DETECT信號輸出
60-74‧‧‧時間
76‧‧‧栓鎖啟用暫存器
現在將參考附圖，僅藉由舉例說明描述某些本發明之實施例，附圖中： 圖1為依據本發明一GPIO模組之示意代表圖；圖2為時程圖例示該模組之操作；及圖3為本發明之又一實施例的示意代表圖。
圖1例示GPIO模組2，其被涵括作為積體電路微處理器的部件。GPIO模組2支援編號PIN0至PIN31的呈接腳4形式的32個外部連結，只有其中之第一者及最末者顯示於圖1中。各個接腳4具有在GPIO模組內的一個相關聯通道6，其包括標記為PIN[n].OUT、PIN[n].IN及PIN[n].CNF的三個暫存器。
對應PIN0的通道6以進一步細節表示於圖1之左側。如此允許接腳4被連結到開關8，其使得接腳4選擇性地連結到類比輸入線10，用來提供類比輸入給微處理器上它處。另外，開關8可將接腳4連結到用於數位輸入/輸出配置的接頭12，容後詳述。開關係由「類比啟用」控制線14加以控制，當微處理器期望接收類比輸入時，該控制線14係走高。
數位輸入/輸出配置接頭12係連接兩個開關16、18。此等開關中之第一者16允許接腳4連結到輸出緩衝器20。開關16係由「方向覆寫」線22控制。到輸出緩衝器20的輸入係由又一個開關24控制，其允許緩衝器20連結到用來自微處理器中之一特定模組提供尋常輸出的輸出線26，或連結到PIN[0].OUT暫存器28。此一暫存器28被寫入來自又一模組(未顯示於圖中)的SET工作及CLR工作所決定的 一值，該模組稱作為通用輸入/輸出工作及事件(GPIOTE)模組，其將輸出轉換成工作及將輸入轉換成事件。開關24係藉「輸出覆寫」線30控制，因而允許接腳4被強制到達PIN[0].OUT暫存器28中的該值。
在數位輸入端上，在「輸入覆寫」線34之控制之下，開關18選擇性地連結接腳4至輸入緩衝器32。如此允許一周邊接手GPIO接腳的控制，使用該接腳作為輸出來斷開輸入緩衝器32，此點為有利的原因在於即便不使用時輸入緩衝器仍然消耗能源。輸入緩衝器32係連接到輸入線、由CPU使用來找出接腳4的狀態之PIN[0].IN暫存器38、及感測模組40，其感測何時輸入走高及然後產生PIN0.DETECT信號42。取而代之，感測模組40也可經組配以當輸入走低時產生該信號42。
針對其它接腳PIN1-PIN31提供對應配置。此等配置並未以細節顯示，反而各自具有對應的PINn.DETECT信號。顯示PIN1.DETECT信號44及PIN31.DETECT信號46，刪除中間者。
PINn.DETECT信號42、44、46被拷貝入栓鎖暫存器48，其具有對應PINn.DETECT信號42、44、46等中之各者的32位元。OR功能50提供栓鎖DETECT(LDETECT)信號51，若針對栓鎖暫存器48中之該等位元中之任一者紀錄壹，則OR功能50提供栓鎖DETECT(LDETECT)信號51其為高。此點饋至DETECT輸出開關52的一邊。開關52的另一邊係連結到另一個OR功能54，其提供直接得自PINn.DETECT 信號42、44、46等的習知共通DETECT信號55。
使用中，模組2的作用類似習知通用輸入/輸出模組。因此接腳4能夠用來藉由設定類比啟用線14為高而接收類比輸入。接腳4也能夠用來藉由設定類比啟用線14為低而用作為數位輸出接腳，設定輸入覆寫線35為低來開啟開關18，及設定方向覆寫線22為高來關閉開關16。雖然於大部分情況下，期望有開關16、18中之一者為開啟而另一者為關閉，但可有兩者皆為關閉的情況。
當用作為數位輸出時，接腳4正常自輸出線26提供輸出。然而若要求藉驅動高而SET接腳4或藉驅動低而CLR接腳4，則使得輸出覆寫線30為高，其連結輸出緩衝器20到PIN[0].OUT暫存器28來驅動到儲存於其中的任何值。
接腳4可進一步用於藉將類比啟用線14設定為低而作為數位輸入接腳，將輸入覆寫線35設定為高而關閉開關18，及將方向覆寫線22設定為低而開啟開關16。
接腳4可用來例如連結到外部周邊上的按鈕。為了節電，期望中央處理單元(CPU)(未顯示於圖中)於低功率睡眠態直到使用者按下該等按鈕中之一者為止。但當其確實按下一鈕時，例如連結到PIN0的一鈕，中斷信號發送給CPU來喚醒CPU，使其能夠回應該輸入，容後詳述。
當接腳4上的電壓位準走高時，其通過輸入緩衝器32發送給輸入線36且發送給感測模組40。感測模組40檢測到自低至高的過渡，故其輸出42走高，觸發習知OR功能54，且拷貝入栓鎖暫存器48的適當位元為壹(栓鎖暫存器48 正常全部位元皆為零)。如此轉而觸發栓鎖OR功能50。如此，無論開關52係在哪個位置，DETECT信號輸出56走高，造成電源模組(未顯示於圖中)的中斷，喚醒CPU。但須瞭解實際上CPU喚醒且為全然作用態需耗用若干時間。在該時間內，若按鈕被放開且接腳4走低，則對應的輸入線36也將走低，而CPU將無法從輸入線36(及對應其它接腳的輸入線)判定何者觸發喚醒。
但於圖1中顯示的本發明之實施例中，觸發喚醒的輸入可單純地由CPU自栓鎖暫存器48讀取，原因在於此一暫存器的位元只能由CPU明確地清除。如此即便該輸入只為暫態，該輸入將被捕獲而非遺漏。當CPU正在進入休眠態故太遲而無法捨棄睡眠程序時也可獲得相似結果。
取決於特定應用的要求，開關52允許DETECT輸出56被選擇作為習知共通DETECT信號55或LDETECT信號51。但在任一模式中，栓鎖暫存器48可被讀取來判定接收哪些個輸入。
一旦CPU已經在栓鎖暫存器48的給定位元上讀取壹，則清除該位元。LDETECT信號51的一項優點為若暫存器48的其它位元設定為壹，則LDETECT信號將保持為高，但在LDETECT信號51產生暫態負脈衝，其夠長而足以觸發一新事件。如此允許當CPU睡眠時或開始喚醒時區別所接收的多個輸入。一旦全部位元皆已成功地被清除，則LDETECT信號55將再度走低。
圖2例示當個別PINn.DETECT信號42、44、46走 高時，可能為同時，習知共通DETECT信號55及LDETECT信號51的操作差異。
首先，於時間60，PIN0走高(例如，因按下一按鈕)及因而PIN0.DETECT線42走高。如此造成共通DETECT信號55走高，以及該位元對應栓鎖暫存器48中的PIN0(「LATCH.0」)。如此轉而造成LDETECT信號51也走高。
於時間62，連結到PIN0的鈕被放開，及因而PIN0.DETECT線42走低，且因其它PINn.DETECT線中沒有任一者為高故，共通DETECT信號55也再度走低。然而，因LATCH.0信號維持高，故LDETECT信號51也高。實際上，此等信號維持為高直到時間64，此時CPU已經喚醒且從栓鎖暫存器48讀取LATCH.0信號及因而清除之。由此點須瞭解在CPU喚醒之前共通DETECT信號55已經走低，因而若非針對栓鎖暫存器48，則CPU將無法判定哪個接腳喚醒CPU。
於後來時間66，PIN1.DETECT信號44走高，及因而DETECT信號55、栓鎖暫存器48的LATCH.1位元及LDETECT信號51也走高。當於時間68 CPU讀取栓鎖暫存器48時，於LDETECT信號51產生負脈衝，但其後維持為高，原因在於時間上此點PIN1.DETECT線44仍然為高故。
於時間70，連結PIN31的按鈕也被按下，使得PIN31.DETECT信號46走高。共通DETECT信號55已經為高因而維持為高，但現在栓鎖暫存器48的LATCH.31位元走高。於時間72，CPU再度讀取栓鎖暫存器48及清除LATCH.1 位元，原因在於到此時為止PIN1.DETECT線44已經再度走低。然而帶有負脈衝，LDETECT信號51維持為高，原因在於LATCH.31位元仍然為高。最後，於時間74，PIN31.DETECT信號46已經走低，及因而當CPU讀取栓鎖暫存器48的LATCH.31位元時，LATCH.31位元被清除，及LDETECT信號51也再度變低。
圖3顯示第二實施例，該例極其類似圖1中顯示的實施例，相同元件符號用來標示相同的特性件。但圖3之實施例在栓鎖暫存器38與OR閘50間包括額外「栓鎖啟用」暫存器74，其產生LDETECT信號51。栓鎖啟用暫存器74也包含每個接腳4一個位元，及於使用中判定哪個LATCH位元(及因而實際上哪個接腳的過渡)將路徑安排至OR閘50。唯有路徑安排至OR閘50的該等栓鎖位元才將觸發LDETECT信號51，及因而喚醒CPU。如此允許GPIO模組2紀錄在部分或全部接腳4上的過渡，但只為了從其中部分者、其中一者、或無任一者喚醒CPU。此點用在下述情況是有用的，於該處要緊地須紀錄過渡，但於該處當發生過渡時不要緊地或甚至不期望喚醒系統。於此種設定，當CPU喚醒時，因若干其它理由故可能更期望處理且回應於過渡。
當然栓鎖啟用暫存器74可經組配來改變哪些接腳4能夠喚醒CPU。
如此可知前述實施例允許輸入被紀錄，直到CPU被完全喚醒及能夠處理而不遺失任何資訊為止。但須瞭解特定實施例僅供例示說明之用，及於本發明之範圍內可做 出修飾及變化。
2‧‧‧GPIO模組
4‧‧‧接腳
6‧‧‧通道
8、16、18、24‧‧‧開關
10‧‧‧類比輸入線
12‧‧‧接頭
14‧‧‧類比啟用線
20‧‧‧輸出緩衝器
22‧‧‧方向覆寫線
26‧‧‧輸出線
28‧‧‧PIN[0].OUT暫存器
30‧‧‧輸出覆寫線
32‧‧‧輸入緩衝器
34‧‧‧輸入覆寫線
36‧‧‧輸入線
38‧‧‧PIN[0].IN暫存器
40‧‧‧感測模組
42‧‧‧PIN0.DETECT信號
44‧‧‧PIN1.DETECT信號
46‧‧‧PIN31.DETECT信號
48‧‧‧栓鎖暫存器
50‧‧‧OR閘
51‧‧‧LDETECT信號
52‧‧‧DETECT輸出開關
54‧‧‧OR功能
55‧‧‧共通DETECT信號
56‧‧‧DETECT信號輸出

Claims (9)

  1. 一種積體電路微處理器裝置，其包含一中央處理單元(CPU)及具有多個外部接頭的一通用輸入或輸出模組，該等外部接頭係藉該通用輸入或輸出模組組配來提供個別輸入至該裝置，該裝置進一步包含對應該等外部接頭中之各者的個別記憶體位置且係經配置來萬一發生一狀態的改變，當該中央處理單元係在一低功率態或否則無法對該狀態的改變起回應時，將該狀態的改變紀錄在該等外部接頭中之一或多者上。
  2. 如請求項1之裝置，其中該狀態的改變係經配置來喚醒該CPU。
  3. 如請求項1之裝置，其中該等外部接頭中之一或多者的一狀態的改變不會喚醒該CPU。
  4. 如請求項3之裝置，其包含一啟用暫存器經配置以判定當CPU改變狀態時該等外部接頭中之哪一者能夠喚醒該CPU。
  5. 如請求項4之裝置，其中該啟用暫存器包含與該等記憶體位置相關聯的多個旗標。
  6. 如先前請求項中任一項之裝置，其中該CPU係經配置來一旦其已經移動到一較高功率態時讀取該等記憶體位置。
  7. 如請求項6之裝置，其中該CPU係經組配以若其讀取指示該狀態的改變的一值，則清除該等記憶體位置中之一 者。
  8. 如請求項7之裝置，其中該通用輸入或輸出模組係經組配以若該等記憶體位置中之又一者含有指示在又一外部接頭上的該狀態的改變的一值，則產生一事件。
  9. 如先前請求項中任一項之裝置，其中該等記憶體位置係由具有對應該等外部接頭中之各者的一或多個位元之一暫存器提供。
TW105118584A 2015-06-16 2016-06-14 積體電路之輸入及輸出（一） TW201705005A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB1510607.3A GB2539460A (en) 2015-06-16 2015-06-16 Integrated circuit inputs and outputs

Publications (1)

Publication Number Publication Date
TW201705005A true TW201705005A (zh) 2017-02-01

Family

ID=53784854

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105118584A TW201705005A (zh) 2015-06-16 2016-06-14 積體電路之輸入及輸出（一）

Country Status (8)

Country Link
US (1) US20180188999A1 (zh)
EP (1) EP3311244A1 (zh)
JP (1) JP2018520433A (zh)
KR (1) KR20180018755A (zh)
CN (1) CN107771326A (zh)
GB (1) GB2539460A (zh)
TW (1) TW201705005A (zh)
WO (1) WO2016203243A1 (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826701B1 (en) * 2000-04-20 2004-11-30 Microsoft Corporation Re-running general purpose event control methods in a computer system
US7248597B2 (en) * 2001-05-02 2007-07-24 Nvidia Corporation General purpose input/output controller
KR20030046239A (ko) * 2001-12-05 2003-06-12 엘지전자 주식회사 피씨아이 버스를 이용한 지피아이오 보드 장치 및 그 제어방법
US7660998B2 (en) * 2002-12-02 2010-02-09 Silverbrook Research Pty Ltd Relatively unique ID in integrated circuit
US20090204834A1 (en) * 2008-02-11 2009-08-13 Nvidia Corporation System and method for using inputs as wake signals
US9904646B2 (en) * 2011-09-27 2018-02-27 Microchip Technology Incorporated Virtual general purpose input/output for a microcontroller
US8892918B2 (en) * 2011-10-31 2014-11-18 Conexant Systems, Inc. Method and system for waking on input/output interrupts while powered down
CN102999291A (zh) * 2012-09-25 2013-03-27 广东欧珀移动通信有限公司 待机状态下触摸唤醒移动终端的方法
CN103034295B (zh) * 2012-12-26 2015-08-12 无锡江南计算技术研究所 输入输出能力增强的可重构微服务器
US9743049B2 (en) * 2013-12-06 2017-08-22 SkyBell Technologies, Inc. Doorbell communication systems and methods

Also Published As

Publication number Publication date
GB201510607D0 (en) 2015-07-29
US20180188999A1 (en) 2018-07-05
JP2018520433A (ja) 2018-07-26
KR20180018755A (ko) 2018-02-21
EP3311244A1 (en) 2018-04-25
CN107771326A (zh) 2018-03-06
GB2539460A (en) 2016-12-21
WO2016203243A1 (en) 2016-12-22

Similar Documents

Publication Publication Date Title
US9189048B2 (en) Circuit having a low power mode
US20110231682A1 (en) Power management method and related power management system
TW200419331A (en) Power shutdown method of wireless peripheral device
TWI479303B (zh) 休眠狀態控制系統、電腦系統及其休眠狀態偵測之方法
US20050114723A1 (en) Interruption control system and method
EP3460630A1 (en) False-touch-wakeup prevention apparatus and method, intelligent terminal and computer storage medium
TWI515550B (zh) 晶片裝置及其電子系統
CN1991686B (zh) 计算机电源管理装置及方法
TW201705005A (zh) 積體電路之輸入及輸出（一）
CN107844211B (zh) 触控电子装置、触控处理装置与其触控处理方法
CN114578939A (zh) 一种单线唤醒和按键检测的电路
US9297894B2 (en) Electronic device for preventing an accidental touch and operating method thereof
TWI641944B (zh) 具有喚醒輔助裝置之電子系統與應用於其中之喚醒輔助方法
CN216956887U (zh) 一种单线唤醒和按键检测的电路
TWI796143B (zh) 電腦系統及喚醒方法
JP2010049640A (ja) 情報処理装置及びその制御方法
AU2013100559A4 (en) Circuit having a low power mode
JP3980680B2 (ja) Ｄ−ｒａｍカード
JPH0573349A (ja) スタンバイ制御回路
TWI501073B (zh) 電腦裝置及通用連接埠模組的供電方法
JP2871186B2 (ja) マイクロコンピュータ
JP2000090043A (ja) コンピュータの周辺機器検出方法
TW201135441A (en) Energy saving system and method in shutting up
JPS58183544U (ja) 携帯用小型電子機器
JPS63143620A (ja) デ−タ転送方式