TWI515550B - 晶片裝置及其電子系統 - Google Patents

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Description

晶片裝置及其電子系統
本發明係指一種晶片裝置及其電子系統，尤指一種通用輸入輸出(general purpose input/output)接腳取代系統控制中斷(system control interrupt，SCI)接腳的晶片裝置及其電子系統。
進階組態與電源介面(Advanced Configuration and Power Interface,ACPI)是由Intel、Microsoft、Phoenix、HP和Toshiba等廠商共同制定的電腦電源管理規格，目的是讓作業系統可以直接的管理各種裝置利用電源的狀況。現行進階組態與電源介面架構下定義出電腦系統運作時的不同狀態和電源模式：正常工作狀態G0包含S0模式，睡眠狀態G1包含S1~S4模式，而關機狀態G2包含S5模式。以下簡述在S0~S5模式下電腦系統中主要元件的供電情形：
S0模式：電腦系統的作業系統以及應用程式都在執行，且持續供電給所有元件。
S1模式：中央處理單元(central processing unit,CPU)停止執行指令，但仍持續供電給CPU和其它元件；
S2模式：停止供電給CPU，但仍持續供電給其它元件；
S3模式：僅持續供電給記憶體，但停止供電給其它元件；
S4模式：將記憶體資料寫入硬碟，停止供電給所有元件；
S5模式：完全關閉所有元件。
在現行的進階組態與電源介面中，電子產品(如筆記型電腦、平板電腦)中用來執行進階組態與電源介面作業系統(operation system)的晶 片組(如南橋晶片組)僅能耦接至單一運算裝置(如嵌入式控制器(embedded controller))。電子產品中其餘硬體裝置(如風扇、電池或溫度管理晶片)可耦接至此運算裝置，從而透過運算裝置控制晶片組執行特定事件。運算裝置係透過內部整合電路(Inter-Integrated Circuit，I2C)介面或通用輸入輸出(general purpose input/output，GPIO)接腳耦接至電子產品中的硬體裝置。當耦接至運算裝置的硬體裝置數目持續增加時，運算裝置上的通用輸入輸出接腳數目可能會不足，且運算裝置內部整合電路介面的存取速度也會降低。在此狀況下，若將電子產品中部分的硬體裝置直接耦接至晶片組的通用輸入輸出接腳，晶片組與硬體裝置間需額外配置濾波電路，以濾除雜訊。當直接耦接至晶片組的硬體裝置數目持續上升時，電子產品的成本將大幅增加。此外，若電子產品中部分的硬體裝置係透過晶片組的內部整合電路介面耦接至晶片組，亦會造成晶片組的內部整合電路介面存取效率下降。因此，當電子產品中硬體裝置數量持續上升時，如何提升晶片組的運作效率便成為業界亟欲探討之議題。
為了解決上述的問題，本發明提供一種利用通用輸入輸出(general purpose input/output)接腳取代系統控制中斷(system control interrupt，SCI)接腳的晶片裝置及其電子系統。
本發明揭露一種電子系統，包含有一晶片裝置，用來執行一進階組態與電源介面(Advanced Configuration and Power Interface,ACPI)作業系統(operating system)；以及一第一運算裝置，透過一第一事件接腳(pin)及一第一時脈接腳耦接至該晶片裝置；其中該第一運算裝置於該第一事件接腳傳送一第一事件訊號至該晶片裝置，並於該第一時脈接腳傳送一第一時脈訊號至該晶片裝置，以控制該晶片裝置執行一第一事件。
本發明另揭露一種晶片裝置，用於執行一進階組態與電源介面(Advanced Configuration and Power Interface,ACPI)作業系統(operating system)，該晶片裝置包含有一第一事件接腳，耦接於一第一運算裝置，以接收一第一事件訊號；以及一第一時脈接腳，耦接於該第一運算裝置，以接收一第一時脈訊號；其中該晶片裝置根據該第一時脈訊號及該第一事件訊號，執行一第一事件。
10‧‧‧電子系統
100‧‧‧晶片裝置
102、104‧‧‧運算裝置
106‧‧‧硬體裝置
108、110‧‧‧按鍵
40‧‧‧流程
400~414‧‧‧步驟
CP‧‧‧時脈接腳
CS‧‧‧時脈訊號
EP‧‧‧事件接腳
ES‧‧‧事件訊號
LE、QE‧‧‧事件
LEN、QEN‧‧‧事件編號
SCIP‧‧‧系統控制中斷接腳
VH‧‧‧高邏輯電壓
VL‧‧‧低邏輯電壓
第1圖為本發明實施例一電子系統的示意圖。
第2圖為第1圖所示的電子系統運作時相關訊號的示意圖。
第3圖為第1圖所示的電子系統運作時相關訊號的示意圖。
第4圖為本發明實施例一流程的流程圖。
請參考第1圖，第1圖為本發明實施例一電子系統10的示意圖。電子系統10可為如筆記型電腦、平板電腦、個人電腦、智慧型手機等電子產品。如第1圖所示，電子系統10包含有一晶片裝置100及運算裝置102、104。晶片裝置100用來執行進階組態與電源介面(Advanced Configuration and Power Interface,ACPI)作業系統(operating system)。舉例來說，晶片裝置100可為一南橋晶片組，且不限於此。運算裝置102、104可為微處理器、單晶片微控制器、嵌入式控制器等運算裝置，且不限於此。運算裝置102透過一系統控制中斷(system control interrupt，SCI)接腳SCIP耦接至晶片裝置100。需注意的是，根據進階組態與電源介面作業系統之規範，晶片裝置100僅擁有單一系統控制中斷接腳SCIP可耦接至運算裝置。因此，運算裝置104無法直接透過唯一的系統控制中斷接腳SCIP耦接至晶片裝置100，而是透過一事件接腳EP及一時脈接腳CP耦接至晶片裝置100。據此，運算裝置104可藉由在事件接腳EP中傳送的事件訊號ES及在時脈接腳CP中傳送的時脈訊號CS，指示晶片裝置100執行特定事件。如此一來，用來執行進階組態與電源介面作業系統的晶片裝置100可耦接至多個運算裝置，以提升晶片裝置100 與電子系統10中硬體裝置的溝通效率。
詳細來說，運算裝置102除了透過系統控制中斷接腳SCIP耦接至晶片裝置100外，亦透過內部整合電路(Inter-Integrated Circuit，I2C)介面或通用輸入輸出(general purpose input/output，GPIO)接腳耦接至電子產品中的硬體裝置(如風扇、電池或溫度管理晶片等)(未繪示於第1圖)。在此狀況下，當耦接至運算裝置102的硬體裝置欲控制晶片裝置100執行一事件QE時，運算裝置102可藉由系統控制中斷接腳SCIP指示晶片裝置100利用特定埠口(port)(如埠口62、66)讀取對應於事件QE的一事件編號QEN，晶片裝置100從而根據事件編號QEN執行事件QE。運算裝置102透過系統控制中斷接腳SCIP與晶片裝置100進行通訊以控制晶片裝置100執行事件QE的運作原理應為本領域具通常知識者所熟知，為求簡潔，在此不贅述。
另一方面，運算裝置104透過內部整合電路介面耦接至電子產品中一硬體裝置106(如風扇、電池或溫度管理晶片等)，並藉由通用輸入輸出接腳耦接至電子產品中的按鍵108、110。當硬體裝置106或按鍵108、110欲控制晶片裝置100執行一事件LE時，運算裝置104分別於時脈接腳CP及事件接腳中傳送時脈訊號CS及事件訊號ES至晶片裝置100，其中時脈接腳CP及事件接腳EP係為晶片裝置100的通用輸入輸出接腳。運算裝置104首先於時脈訊號CS傳送一起始位元S，以觸發一中斷來通知晶片裝置100運算裝置104即將開始於事件訊號ES中傳送事件LE的一事件編號LEN。接下來，每當時脈訊號CS指示(如觸發)中斷時，晶片裝置100取樣事件訊號ES，以取得事件編號LEN的其中一位元。當時脈訊號CS指示中斷的次數(即晶片裝置100取樣事件訊號ES的次數)達到一預設值TH時，晶片裝置100判斷已取得完整的事件編號LE，進而根據所取得的事件編號LEN執行事件LE。如此一來，運算裝置104可透過事件接腳EP及時脈接腳CP(即晶片裝置100的通用輸入輸出接腳)，控制晶片裝置100執行耦接至運算裝置104的硬體裝置106或按鍵108、110所欲執行的事件LE。據此，當電子系統10中硬體裝 置的數目增加時，電子系統10可透過利用通用輸入輸出接腳耦接至晶片裝置100的運算裝置104，提昇電子系統10的運作效率。
請參考第2圖，第2圖為第1圖所示的電子系統10運作時相關訊號的示意圖。如第2圖所示，時脈訊號CS係於一時間點T1由對應於邏輯準位“1”的一高邏輯準位VH下降至對應於邏輯準位“0”的一低邏輯準位VL。在一實施例中，高邏輯電壓VH可為電子系統10中最高電壓(如電源的電壓)，而低邏輯電壓VL可為地端的電壓，但不限於此。在此狀況下，晶片裝置100判斷時脈訊號CS發送出起始位元(即觸發中斷)，並將時脈訊號CS指示中斷的條件設定為當時脈訊號CS由低邏輯電壓VL切換為高邏輯電壓VH時。接下來，時脈訊號CS於一時間點T2由低邏輯電壓VL切換為高邏輯電壓VH，晶片裝置100判斷時脈訊號CS指示中斷。晶片裝置100取樣事件訊號ES，取得位元“0”作為事件編號LEN的第一個位元。於時間點T2取樣事件訊號ES後，晶片裝置100再次將中斷的條件切換為當時脈訊號CS由高邏輯電壓VH切換為低邏輯電壓VL時，以減少取得事件編號LEN所花費的時間。隨後，時脈訊號CS於一時間點T3由高邏輯電壓VH切換為低邏輯電壓VL，晶片裝置100判斷時脈訊號CS指示觸發一中斷。晶片裝置100取樣事件訊號ES，取得位元“0”作為事件編號LEN的第二個位元，以此類推。最後，當晶片裝置100於時間點T9取得事件編號LEN的第八個位元(即預設值TH為8)後，晶片裝置100根據所取得的事件編號LEN，執行相對應的事件LE。
需注意的是，晶片裝置100亦可不更改觸發中斷的條件，而於每次時脈訊號CS由高邏輯電壓VH切換為低邏輯電壓VL時判斷時脈訊號CS指示中斷，進而執行相對應的操作。舉例來說，請參考第3圖，第3圖為第1圖所示的電子系統10運作時相關訊號的示意圖。相似於第2圖，時脈訊號CS係於時間點T1由對應於邏輯準位“1”的高邏輯電壓VH下降至對應於邏輯準位“0”的低邏輯電壓VL。在此狀況下，晶片裝置100判斷時脈訊號CS發送出起始位元。不同於第2圖，在此實施例中，晶片裝置100未將時脈訊 號CS指示中斷的條件設定為時脈訊號CS由低邏輯電壓VL切換為高邏輯電壓VH。在此狀況下，當時脈訊號CS於時間點T2由低邏輯電壓VL切換為高邏輯電壓VH時，晶片裝置100不會觸發中斷。而在時脈訊號CS於時間點T3由高邏輯電壓VH切換為低邏輯電壓VL時，晶片裝置100判斷時脈訊號CS指示觸發一中斷。晶片裝置100取樣事件訊號ES，取得位元“0”作為事件編號LEN的第一個位元，以此類推。也就是說，在此實施例中，晶片裝置100僅在時脈訊號CS由高邏輯電壓VH切換為低邏輯電壓VL時取樣事件訊號ES。如此一來，晶片裝置100亦可取得正確的事件編號LEN，並執行相對應的事件LE。
在上述實施例中，晶片裝置除了透過系統控制中斷接腳連接至一運算裝置，亦透過2個通用輸入輸出接腳連接至另一運算裝置。如此一來，當電子系統中欲連接至晶片裝置的硬體裝置數量增加時，連接至單一運算裝置的硬體數量可被降低，從而提升晶片裝置與硬體間之通訊效率。根據不同應用及設計理念，本領域具通常知識者應可據以實施合適的更動及修改。舉例來說，當第1圖所示的電子系統10中硬體裝置數量持續增加造成晶片裝置100與硬體裝置間的通訊效率下降時，電子系統10可另新增一運算裝置，並透過2個通用輸入輸出接腳耦接至晶片裝置100(如運算裝置104)，以降低耦接至每一運算裝置的平均硬體裝置數量，進而提高晶片裝置100與硬體裝置間的通訊效率。
第1圖所示的晶片裝置100與運算裝置104間進行通訊的方式可被歸納為一流程40，如第4圖所示。流程40可用在運作進階組態與電源介面作業系統的晶片裝置中，且此晶片裝置透過一時脈接腳及一事件接腳耦接至一運算裝置。流程40包含有以下步驟：
步驟400：開始。
步驟402：偵測由該時脈接腳接收的一時脈訊號是否指示中斷，若是，執行步驟404：若否，執行步驟402。
步驟404：檢查一起始指標是否被建立，若起始指標被建立，執行步驟406；若否，執行步驟412。
步驟406：取樣由該事件接腳接收的一事件訊號，作為一事件編號的一位元，並將該事件編號的位元數增加1。
步驟408：判斷該事件編號的位元數是否大於等於一預設值，若該事件編號的位元數大於等於該預設值，執行步驟414；若否，執行步驟410。
步驟410：反轉該時脈訊號觸發中斷的條件。
步驟412：建立該起始指標，且重置該事件編號的位元數。
步驟414：根據該事件編號，執行一事件，並重置該起始指標。
根據流程40，晶片裝置首先偵測運算裝置於時脈接腳發送的時脈訊號是否指示中斷(如偵測時脈訊號是否由高邏輯電壓下降至低邏輯電壓)(步驟402)。當時脈訊號時指示中斷時，晶片裝置進一步檢查一起始指標是否被建立(set)(步驟404)。當起始指標未被建立(如起始指標被設定為邏輯“0”)時，代表晶片裝置尚未開始紀錄一事件編號，則晶片裝置會建立起始指標，並重置事件編號的位元數至0(步驟412)。當起始指標被建立(如起始指標被設定為邏輯“1”)時，晶片裝置取樣運算裝置於該事件接腳發送的一事件訊號，作為事件編號的一位元，並將事件編號的位元數增加1(步驟406)。接下來，若事件編號的位元數到達一預設值(如8)時，晶片裝置判斷事件編號已被完整接收，進而根據事件編號執行相對應的事件並重置起始指標(步驟414)；反之，晶片裝置不執行其它操作(步驟408)。在每次時脈訊號觸發中斷後，晶片裝置會反轉時脈訊號觸發中斷的條件(如由「時脈訊號由高邏輯電壓下降至低邏輯電壓」改為「時脈訊號由低邏輯電壓上升至高邏輯電壓」)，以減少取得事件編號所花費的時間(步驟410)。據此，運算裝置可透過時脈接腳及事件接腳控制晶片裝置執行特定的事件。也就是說，晶片裝置可利用2根接腳(如通用輸入輸出接腳)來取代系統控制中斷接腳，並與運算裝置進行通訊。
綜上所述，上述實施例中晶片裝置除了透過系統控制中斷接腳連接至一運算裝置，亦透過2個通用輸入輸出接腳連接至另一運算裝置。如此一來，當電子系統中欲連接至晶片裝置的硬體裝置數量增加時，連接至單一運算裝置的硬體裝置數量可被降低，從而提升晶片裝置與硬體裝置間之通訊效率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧電子系統
100‧‧‧晶片裝置
102、104‧‧‧運算裝置
106‧‧‧硬體裝置
108、110‧‧‧按鍵
CP‧‧‧時脈接腳
CS‧‧‧時脈訊號
EP‧‧‧事件接腳
ES‧‧‧事件訊號
SCIP‧‧‧系統控制中斷接腳

Claims (14)

  1. 一種電子系統，包含有：一晶片裝置，用來執行一進階組態與電源介面與作業系統；以及一第一運算裝置，透過一第一事件接腳及一第一時脈接腳耦接至該晶片裝置；其中該第一運算裝置於該第一事件接腳傳送一第一事件訊號至該晶片裝置，並於該第一時脈接腳傳送一第一時脈訊號至該晶片裝置，以控制該晶片裝置執行一第一事件。
  2. 如請求項1所述的電子系統，另包含有：一第二運算裝置，透過一系統控制中斷接腳耦接至該晶片裝置。
  3. 如請求項1所述的電子系統，其中該第一運算裝置為一微處理器、一單晶片微控制器、一嵌入式控制器其中一者。
  4. 如請求項1所述的電子系統，其中該第一事件接腳與該第一時脈接腳為通用輸入輸出接腳。
  5. 如請求項1所述的電子系統，其中該晶片裝置係於該第一時脈訊號指示一起始位元後，在每次該第一時脈訊號指示中斷訊號時，取樣該第一事件訊號，以取得一事件編號的一位元；當取樣該第一事件訊號的次數到達一預設值時，該晶片裝置根據該事件編號執行該第一事件。
  6. 如請求項1所述的電子系統，其中該第一運算裝置另耦接至該電子系統的一風扇、一電池、一溫度控制晶片、複數個按鍵中至少一者。
  7. 如請求項1所述的電子系統，另包含有：一第二運算裝置，透過一第二事件接腳及一第二時脈接腳耦接至該晶片裝置；其中該第二運算裝置於該第二事件接腳傳送一第二事件訊號至該晶片裝置，並於該第二時脈接腳傳送一第二時脈訊號至該晶片裝置，以控 制該晶片裝置執行一第二事件。
  8. 一種晶片裝置，用於執行一進階組態與電源介面與作業系統，該晶片裝置包含有：一第一事件接腳，耦接於一第一運算裝置，以接收一第一事件訊號；以及一第一時脈接腳，耦接於該第一運算裝置，以接收一第一時脈訊號；其中該晶片裝置根據該第一時脈訊號及該第一事件訊號，執行一第一事件。
  9. 如請求項8所述的晶片裝置，另包含有：一系統控制中斷接腳，耦接至一第二運算裝置。
  10. 如請求項8所述的晶片裝置，該第一運算裝置為一微處理器、一單晶片微控制器、一嵌入式控制器其中一者。
  11. 如請求項8所述的晶片裝置，其中該第一事件接腳與該第一時脈接腳為通用輸入輸出接腳。
  12. 如請求項8所述的晶片裝置，其中該晶片裝置係於該第一時脈訊號指示一起始位元後，在每次該第一時脈訊號指示中斷訊號時，取樣該第一事件訊號，以取得一事件編號的一位元；當取樣該第一事件訊號的次數到達一預設值時，該晶片裝置根據該事件編號執行該第一事件。
  13. 如請求項8所述的晶片裝置，其中該第一運算裝置另耦接至一風扇、一電池、一溫度控制晶片、複數個按鍵中至少一者。
  14. 如請求項8所述的晶片裝置，另包含有：一第二事件接腳，耦接於一第二運算裝置，以接收一第二事件訊號；以及一第二時脈接腳，耦接於該第二運算裝置，以接收一第二時脈訊號；其中該晶片裝置根據該第二時脈訊號及該第二事件訊號，執行一第二事件。
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