CN105468549A - 芯片装置及其电子系统 - Google Patents

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Abstract

本公开提供一种芯片装置及其电子系统。该电子系统包含有一芯片装置，用来执行一高级配置与电源接口操作系统；以及一第一运算装置，通过一第一事件接脚及一第一时钟脉冲接脚耦接至该芯片装置；其中该第一运算装置于该第一事件接脚传送一第一事件信号至该芯片装置，并于该第一时钟脉冲接脚传送一第一时钟脉冲信号至该芯片装置，以控制该芯片装置执行一第一事件。

Description

芯片装置及其电子系统
技术领域
本发明涉及一种芯片装置及其电子系统，特别涉及一种通用输入输出(generalpurposeinput/output)接脚取代系统控制中断(systemcontrolinterrupt，SCI)接脚的芯片装置及其电子系统。
背景技术
高级配置与电源接口(AdvancedConfigurationandPowerInterface,ACPI)是由Intel、Microsoft、Phoenix、HP和Toshiba等厂商共同制定的电脑电源管理规格，目的是让操作系统可以直接的管理各种装置利用电源的状况。现行高级配置与电源接口架构下定义出电脑系统运作时的不同状态和电源模式：正常工作状态G0包含S0模式，睡眠状态G1包含S1～S4模式，而关机状态G2包含S5模式。以下简述在S0～S5模式下电脑系统中主要元件的供电情形：
S0模式：电脑系统的操作系统以及应用程序都在执行，且持续供电给所有元件。
S1模式：中央处理单元(centralprocessingunit,CPU)停止执行指令，但仍持续供电给CPU和其它元件；
S2模式：停止供电给CPU，但仍持续供电给其它元件；
S3模式：仅持续供电给存储器，但停止供电给其它元件；
S4模式：将存储器数据写入硬盘，停止供电给所有元件；
S5模式：完全关闭所有元件。
在现行的高级配置与电源接口中，电子产品(如笔记本电脑、平板电脑)中用来执行高级配置与电源接口操作系统(operationsystem)的芯片组(如南桥芯片组)仅能耦接至单一运算装置(如嵌入式控制器(embeddedcontroller))。电子产品中其余硬件装置(如风扇、电池或温度管理芯片)可耦接至此运算装置，从而通过运算装置控制芯片组执行特定事件。运算装置是通过内部整合电路(Inter-IntegratedCircuit，I2C)接口或通用输入输出(generalpurposeinput/output，GPIO)接脚耦接至电子产品中的硬件装置。当耦接至运算装置的硬件装置数目持续增加时，运算装置上的通用输入输出接脚数目可能会不足，与操作装置内部整合电路接口的存取速度也会降低。在此状况下，若将电子产品中部分的硬件装置直接耦接至芯片组的通用输入输出接脚，芯片组与硬件装置间需额外配置滤波电路，以滤除噪声。当直接耦接至芯片组的硬件装置数目持续上升时，电子产品的成本将大幅增加。此外，若电子产品中部分的硬件装置是通过芯片组的内部整合电路接口耦接至芯片组，亦会造成芯片组的内部整合电路接口存取效率下降。因此，当电子产品中硬件装置数量持续上升时，如何提升芯片组的运作效率便成为业界亟欲探讨的议题。
发明内容
为了解决上述的问题，本发明提供一种利用通用输入输出(generalpurposeinput/output)接脚取代系统控制中断(systemcontrolinterrupt，SCI)接脚的芯片装置及其电子系统。
本发明公开一种电子系统，包含有一芯片装置，用来执行一高级配置与电源接口(AdvancedConfigurationandPowerInterface,ACPI)操作系统(operatingsystem)；以及一第一运算装置，通过一第一事件接脚(pin)及一第一时钟脉冲接脚耦接至该芯片装置；其中该第一运算装置于该第一事件接脚传送一第一事件信号至该芯片装置，并于该第一时钟脉冲接脚传送一第一时钟脉冲信号至该芯片装置，以控制该芯片装置执行一第一事件。
本发明另公开一种芯片装置，用于执行一高级配置与电源接口(AdvancedConfigurationandPowerInterface,ACPI)操作系统(operatingsystem)，该芯片装置包含有一第一事件接脚，耦接于一第一运算装置，以接收一第一事件信号；以及一第一时钟脉冲接脚，耦接于该第一运算装置，以接收一第一时钟脉冲信号；其中该芯片装置根据该第一时钟脉冲信号及该第一事件信号，执行一第一事件。
附图说明
图1为本发明实施例一电子系统的示意图。
图2为图1所示的电子系统运作时相关信号的示意图。
图3为图1所示的电子系统运作时相关信号的示意图。
图4为本发明实施例一流程的流程图。
附图标记说明：
10电子系统
100芯片装置
102、104芯片装置
106硬件装置
108、110按键
40流程
400～414步骤
CP时钟脉冲接脚
CS时钟脉冲信号
EP事件接脚
ES事件信号
LE、QE事件
LEN、QEN事件编号
SCIP系统控制中断接脚
VH高逻辑电压
VL低逻辑电压
具体实施方式
请参考图1，图1为本发明实施例一电子系统10的示意图。电子系统10可为如笔记本电脑、平板电脑、个人电脑、智能手机等电子产品。如图1所示，电子系统10包含有一芯片装置100及运算装置102、104。芯片装置100用来执行高级配置与电源接口(AdvancedConfigurationandPowerInterface,ACPI)操作系统(operatingsystem)。举例来说，芯片装置100可为一南桥芯片组，且不限于此。运算装置102、104可为微处理器、单芯片微控制器、嵌入式控制器等运算装置，且不限于此。运算装置102通过一系统控制中断(systemcontrolinterrupt，SCI)接脚SCIP耦接至芯片装置100。需注意的是，根据高级配置与电源接口操作系统的规范，芯片装置100仅拥有单一系统控制中断接脚SCIP可耦接至运算装置。因此，运算装置104无法直接通过唯一的系统控制中断接脚SCIP耦接至芯片装置100，而是通过一事件接脚EP及一时钟脉冲接脚CP耦接至芯片装置100。据此，运算装置104可通过在事件接脚EP中传送的事件信号ES及在时钟脉冲接脚CP中传送的时钟脉冲信号CS，指示芯片装置100执行特定事件。如此一来，用来执行高级配置与电源接口操作系统的芯片装置100可耦接至多个运算装置，以提升芯片装置100与电子系统10中硬件装置的沟通效率。
详细来说，运算装置102除了通过系统控制中断接脚SCIP耦接至芯片装置100外，亦通过内部整合电路(Inter-IntegratedCircuit，I2C)接口或通用输入输出(generalpurposeinput/output，GPIO)接脚耦接至电子产品中的硬件装置(如风扇、电池或温度管理芯片等)(未绘示于图1)。在此状况下，当耦接至运算装置102的硬件装置欲控制芯片装置100执行一事件QE时，运算装置102可通过系统控制中断接脚SCIP指示芯片装置100利用特定端口(port)(如端口62、66)读取对应于事件QE的一事件编号QEN，芯片装置100从而根据事件编号QEN执行事件QE。运算装置102通过系统控制中断接脚SCIP与芯片装置100进行通信以控制芯片装置100执行事件QE的运作原理应为本领域技术人员所熟知，为求简洁，在此不赘述。
另一方面，运算装置104通过内部整合电路接口耦接至电子产品中一硬件装置106(如风扇、电池或温度管理芯片等)，并通过通用输入输出接脚耦接至电子产品中的按键108、110。当硬件装置106或按键108、110欲控制芯片装置100执行一事件LE时，运算装置104分别于时钟脉冲接脚CP及事件接脚中传送时钟脉冲信号CS及事件信号ES至芯片装置100，其中时钟脉冲接脚CP及事件接脚EP为芯片装置100的通用输入输出接脚。运算装置104首先于时钟脉冲信号CS传送一起始位元S，以触发一中断来通知芯片装置100运算装置104即将开始于事件信号ES中传送事件LE的一事件编号LEN。接下来，每当时钟脉冲信号CS指示(如触发)中断时，芯片装置100取样事件信号ES，以取得事件编号LEN的其中一位元。当时钟脉冲信号CS指示中断的次数(即芯片装置100取样事件信号ES的次数)达到一预设值TH时，芯片装置100判断已取得完整的事件编号LE，进而根据所取得的事件编号LEN执行事件LE。如此一来，运算装置104可通过事件接脚EP及时钟脉冲接脚CP(即芯片装置100的通用输入输出接脚)，控制芯片装置100执行耦接至运算装置104的硬件装置106或按键108、110所欲执行的事件LE。据此，当电子系统10中硬件装置的数目增加时，电子系统10可通过利用通用输入输出接脚耦接至芯片装置100的运算装置104，提升电子系统10的运作效率。
请参考图2，图2为图1所示的电子系统10运作时相关信号的示意图。如图2所示，时钟脉冲信号CS是于一时间点T1由对应于逻辑电平“1”的一高逻辑电平VH下降至对应于逻辑电平“0”的一低逻辑电平VL。在一实施例中，高逻辑电压VH可为电子系统10中最高电压(如电源的电压)，而低逻辑电压VL可为地端的电压，但不限于此。在此状况下，芯片装置100判断时钟脉冲信号CS发送出起始位元(即触发中断)，并将时钟脉冲信号CS指示中断的条件设定为当时钟脉冲信号CS由低逻辑电压VL切换为高逻辑电压VH时。接下来，时钟脉冲信号CS于一时间点T2由低逻辑电压VL切换为高逻辑电压VH，芯片装置100判断时钟脉冲信号CS指示中断。芯片装置100取样事件信号ES，取得位元“0”作为事件编号LEN的第一个位元。于时间点T2取样事件信号ES后，芯片装置100再次将中断的条件切换为当时钟脉冲信号CS由高逻辑电压VH切换为低逻辑电压VL时，以减少取得事件编号LEN所花费的时间。随后，时钟脉冲信号CS于一时间点T3由高逻辑电压VH切换为低逻辑电压VL，芯片装置100判断时钟脉冲信号CS指示触发一中断。芯片装置100取样事件信号ES，取得位元“0”作为事件编号LEN的第二个位元，以此类推。最后，当芯片装置100于时间点T9取得事件编号LEN的第八个位元(即预设值TH为8)后，芯片装置100根据所取得的事件编号LEN，执行相对应的事件LE。
需注意的是，芯片装置100亦可不更改触发中断的条件，而于每次时钟脉冲信号CS由高逻辑电压VH切换为低逻辑电压VL时判断时钟脉冲信号CS指示中断，进而执行相对应的操作。举例来说，请参考图3，图3为图1所示的电子系统10运作时相关信号的示意图。相似于图2，时钟脉冲信号CS是于时间点T1由对应于逻辑电平“1”的高逻辑电压VH下降至对应于逻辑电平“0”的低逻辑电压VL。在此状况下，芯片装置100判断时钟脉冲信号CS发送出起始位元。不同于图2，在此实施例中，芯片装置100未将时钟脉冲信号CS指示中断的条件设定为时钟脉冲信号CS由低逻辑电压VL切换为高逻辑电压VH。在此状况下，当时钟脉冲信号CS于时间点T2由低逻辑电压VL切换为高逻辑电压VH时，芯片装置100不会触发中断。而在时钟脉冲信号CS于时间点T3由高逻辑电压VH切换为低逻辑电压VL时，芯片装置100判断时钟脉冲信号CS指示触发一中断。芯片装置100取样事件信号ES，取得位元“0”作为事件编号LEN的第一个位元，以此类推。也就是说，在此实施例中，芯片装置100仅在时钟脉冲信号CS由高逻辑电压VH切换为低逻辑电压VL时取样事件信号ES。如此一来，芯片装置100亦可取得正确的事件编号LEN，并执行相对应的事件LE。
在上述实施例中，芯片装置除了通过系统控制中断接脚连接至一运算装置，亦通过2个通用输入输出接脚连接至另一运算装置。如此一来，当电子系统中欲连接至芯片装置的硬件装置数量增加时，连接至单一运算装置的硬件数量可被降低，从而提升芯片装置与硬件间的通信效率。根据不同应用及设计理念，本领域技术人员应可据以实施合适的变动及修改。举例来说，当图1所示的电子系统10中硬件装置数量持续增加造成芯片装置100与硬件装置间的通信效率下降时，电子系统10可另新增一运算装置，并通过2个通用输入输出接脚耦接至芯片装置100(如运算装置104)，以降低耦接至每一运算装置的平均硬件装置数量，进而提高芯片装置100与硬件装置间的通信效率。
图1所示的芯片装置100与运算装置104间进行通信的方式可被归纳为一流程40，如图4所示。流程40可用在运作高级配置与电源接口操作系统的芯片装置中，且此芯片装置通过一时钟脉冲接脚及一事件接脚耦接至一运算装置。流程40包含有以下步骤：
步骤400：开始。
步骤402：检测由该时钟脉冲接脚接收的一时钟脉冲信号是否指示中断，若是，执行步骤404：若否，执行步骤402。
步骤404：检查一起始指标是否被建立，若起始指标被建立，执行步骤406；若否，执行步骤412。
步骤406：取样由该事件接脚接收的一事件信号，作为一事件编号的一位元，并将该事件编号的位元数增加1。
步骤408：判断该事件编号的位元数是否大于等于一预设值，若该事件编号的位元数大于等于该预设值，执行步骤414；若否，执行步骤410。
步骤410：反转该时钟脉冲信号触发中断的条件。
步骤412：建立该起始指标，且重置该事件编号的位元数。
步骤414：根据该事件编号，执行一事件，并重置该起始指标。
根据流程40，芯片装置首先检测运算装置于时钟脉冲接脚发送的时钟脉冲信号是否指示中断(如检测时钟脉冲信号是否由高逻辑电压下降至低逻辑电压)(步骤402)。当时钟脉冲信号时指示中断时，芯片装置进一步检查一起始指标是否被建立(set)(步骤404)。当起始指标未被建立(如起始指标被设定为逻辑“0”)时，代表芯片装置尚未开始纪录一事件编号，则芯片装置会建立起始指标，并重置事件编号的位元数至0(步骤412)。当起始指标被建立(如起始指标被设定为逻辑“1”)时，芯片装置取样运算装置于该事件接脚发送的一事件信号，作为事件编号的一位元，并将事件编号的位元数增加1(步骤406)。接下来，若事件编号的位元数到达一预设值(如8)时，芯片装置判断事件编号已被完整接收，进而根据事件编号执行相对应的事件并重置起始指标(步骤414)；反之，芯片装置不执行其它操作(步骤408)。在每次时钟脉冲信号触发中断后，芯片装置会反转时钟脉冲信号触发中断的条件(如由「时钟脉冲信号由高逻辑电压下降至低逻辑电压」改为「时钟脉冲信号由低逻辑电压上升至高逻辑电压」)，以减少取得事件编号所花费的时间(步骤410)。据此，运算装置可通过时钟脉冲接脚及事件接脚控制芯片装置执行特定的事件。也就是说，芯片装置可利用2根接脚(如通用输入输出接脚)来取代系统控制中断接脚，并与运算装置进行通信。
综上所述，上述实施例中芯片装置除了通过系统控制中断接脚连接至一运算装置，亦通过2个通用输入输出接脚连接至另一运算装置。如此一来，当电子系统中欲连接至芯片装置的硬件装置数量增加时，连接至单一运算装置的硬件装置数量可被降低，从而提升芯片装置与硬件装置间的通信效率。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种电子系统，其特征在于，包含有：
一芯片装置，用来执行一高级配置与电源接口操作系统；以及
一第一运算装置，通过一第一事件接脚及一第一时钟脉冲接脚耦接至该芯片装置；
其中该第一运算装置于该第一事件接脚传送一第一事件信号至该芯片装置，并于该第一时钟脉冲接脚传送一第一时钟脉冲信号至该芯片装置，以控制该芯片装置执行一第一事件。
2.如权利要求1所述的电子系统，其特征在于，另包含有：
一第二运算装置，通过一系统控制中断接脚耦接至该芯片装置。
3.如权利要求1所述的电子系统，其特征在于，该第一运算装置为一微处理器、一单芯片微控制器、一嵌入式控制器其中之一。
4.如权利要求1所述的电子系统，其特征在于，该第一事件接脚与该第一时钟脉冲接脚为通用输入输出接脚。
5.如权利要求1所述的电子系统，其特征在于，该芯片装置是于该第一时钟脉冲信号指示一起始位元后，在每次该第一时钟脉冲信号指示中断信号时，取样该第一事件信号，以取得一事件编号的一位元；当取样该第一事件信号的次数到达一预设值时，该芯片装置根据该事件编号执行该第一事件。
6.如权利要求1所述的电子系统，其特征在于，该第一运算装置另耦接至该电子系统的一风扇、一电池、一温度控制芯片、多个按键中至少之一。
7.如权利要求1所述的电子系统，其特征在于，另包含有：
一第二运算装置，通过一第二事件接脚及一第二时钟脉冲接脚耦接至该芯片装置；
其中该第二运算装置于该第二事件接脚传送一第二事件信号至该芯片装置，并于该第二时钟脉冲接脚传送一第二时钟脉冲信号至该芯片装置，以控制该芯片装置执行一第二事件。
8.一种芯片装置，用于执行一高级配置与电源接口操作系统，其特征在于，该芯片装置包含有：
一第一事件接脚，耦接于一第一运算装置，以接收一第一事件信号；以及
一第一时钟脉冲接脚，耦接于该第一运算装置，以接收一第一时钟脉冲信号；
其中该芯片装置根据该第一时钟脉冲信号及该第一事件信号，执行一第一事件。
9.如权利要求8所述的芯片装置，其特征在于，另包含有：
一系统控制中断接脚，耦接至一第二运算装置。
10.如权利要求8所述的芯片装置，其特征在于，该第一运算装置为一微处理器、一单芯片微控制器、一嵌入式控制器其中之一。
11.如权利要求8所述的芯片装置，其特征在于，该第一事件接脚与该第一时钟脉冲接脚为通用输入输出接脚。
12.如权利要求8所述的芯片装置，其特征在于，该芯片装置是于该第一时钟脉冲信号指示一起始位元后，在每次该第一时钟脉冲信号指示中断信号时，取样该第一事件信号，以取得一事件编号的一位元；当取样该第一事件信号的次数到达一预设值时，该芯片装置根据该事件编号执行该第一事件。
13.如权利要求8所述的芯片装置，其特征在于，该第一运算装置另耦接至一风扇、一电池、一温度控制芯片、多个按键中至少之一。
14.如权利要求8所述的芯片装置，其特征在于，另包含有：
一第二事件接脚，耦接于一第二运算装置，以接收一第二事件信号；以及
一第二时钟脉冲接脚，耦接于该第二运算装置，以接收一第二时钟脉冲信号；
其中该芯片装置根据该第二时钟脉冲信号及该第二事件信号，执行一第二事件。
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