JP2010049640A - 情報処理装置及びその制御方法 - Google Patents

Abstract

【課題】ハードディスクドライブに接続された変換回路を備える情報処理装置において、起動時間の短縮を図る。
【解決手段】第１のハードディスクドライブをマスターとしたときに、第１のハードディスクドライブに接続されているスレーブに相当する第２のハードディスクドライブが存在するか否かを、第１制御信号が第１所定時間内に第１論理レベルになるか否かで判断するとともに、第２論理レベルである場合には第１所定時間が経過するまで第１制御信号の変化を監視して立ち上げ処理の進行を停止するが、第１論理レベルであることを検出した場合には第１所定時間が経過する前であっても立ち上げ処理を進行する変換回路と、第２のハードディスクドライブが存在するか否かに拘わらず第１のハードディスクドライブを立ち上げる際に生成される第２制御信号に基づいて、第１所定時間内に前記第１制御信号を第１論理レベルにする信号制御回路とを備えて構成されている。
【選択図】図１

Description

本発明は、情報処理装置及びその制御方法に関し、特に、ハードディスクドライブに接続された変換回路を備える情報処理装置及びその制御方法に関する。

情報処理装置で使用されるハードディスクドライブのインターフェースは、これまでのＡＴＡインターフェースから、シリアルＡＴＡインターフェースに移行してきている（例えば、特開２００８−１５８５６号公報参照）。インターフェースがＡＴＡインターフェースである情報処理装置で、シリアルＡＴＡインターフェースのハードディスクドライブを使用する際には、情報処理装置のＡＴＡインターフェースと、ハードディスクドライブのシリアルＡＴＡインターフェースとの間に、ＡＴＡ／シリアルＡＴＡ変換回路を挿入することにより、シリアルＡＴＡインターフェースのハードディスクドライブの使用を可能にするという手法が用いれることがある。

この場合、ＡＴＡ／シリアルＡＴＡ変換回路は、このＡＴＡ／シリアルＡＴＡ変換回路に接続されているハードディスクドライブが、ＡＴＡ規格におけるマスター（デバイス０）のみであるのか、マスターのみならずスレーブ（デバイス１）も接続されているのかを、起動時にシステム的に調べる機能を持っていることがある。また、ＡＴＡ／シリアルＡＴＡ変換回路は、スレーブ（デバイス１）からのＰＤＩＡＧ信号を見て、スレーブ（デバイス１）の自己診断が終了したことを、自動的に調べる機能を持っていることがある。

しかし、マスター（デバイス０）にスレーブ（デバイス１）が接続され得ない構造の情報処理装置であっても、このようなＡＴＡ／シリアルＡＴＡ変換回路を使用している場合、ＡＴＡ／シリアルＡＴＡ変換回路が、これらの機能を実現するために、スレーブ（デバイス１）からの出力されるべき制御信号を、所定のタイムアウト時間が経過するまで待つことになり、情報処理装置の起動に必要な時間が長くなってしまう。このため、ユーザがこの情報処理装置を直ちに使用したいにもかかわらず、起動時にユーザを待たせてしまうという問題が生ずる。

このような問題は、ＡＴＡ／シリアルＡＴＡ変換回路に限らず、異なる仕様のインターフェースの変換を行うインターフェース変換回路や、ハードディスクドライブに接続される様々な種類の変換回路を備える情報処理装置では、同様に生じ得る。
特開２００８−１５８５６号公報

そこで本発明は、前記課題に鑑みてなされたものであり、ハードディスクドライブに接続された変換回路を備える情報処理装置において、起動時間の短縮を図ることを目的とする。

上記課題を解決するため、本発明に係る情報処理装置は、
第１のハードディスクドライブと、
前記第１のハードディスクドライブに接続された変換回路であって、前記第１のハードディスクドライブをマスターとしたときに、スレーブに相当する第２のハードディスクドライブが存在するか否かを、第１制御信号が第１所定時間内に第１論理レベルになるか否かで判断するとともに、前記第１制御信号が第２論理レベルである場合には前記第１所定時間が経過するまで前記第１制御信号の変化を監視して立ち上げ処理の進行を停止するが、前記第１制御信号が前記第１論理レベルであることを検出した場合には前記第１所定時間が経過する前であっても立ち上げ処理を進行する、変換回路と、
前記第２のハードディスクドライブが存在するか否かに拘わらず、前記第１のハードディスクドライブを立ち上げる際に生成される第２制御信号に基づいて、前記第１所定時間内に前記第１制御信号を前記第１論理レベルにする、信号制御回路と、
を備えることを特徴とする。

この場合、前記第２制御信号は、前記第１のハードディスクドライブと前記変換回路との間の通信の初期化が完了したことを示す、ＰＨＹＲＤＹ信号であってもよい。

この場合、前記信号制御回路は、前記ＰＨＹＲＤＹ信号が変化して前記第１のハードディスクドライブと前記変換回路との間の通信の初期化が完了したことを検出した場合には、前記ＰＨＹＲＤＹ信号の変化を検出した後、第２所定時間だけ遅延させて、前記第１制御信号を前記第１論理レベルから前記第２論理レベルに切り替え、
前記変換回路は、前記第２所定時間の間に、前記第１制御信号が前記第１論理レベルであることを検出するようにしてもよい。

或いは、前記第２制御信号は、前記第１のハードディスクドライブをリセットするためのＨＤＤ＿ＲＥＳＥＴ信号であってもよい。

この場合、前記信号制御回路は、前記ＨＤＤ＿ＲＥＳＥＴ信号が変化して前記第１のハードディスクドライブのリセットが解除されたことを検出した場合には、前記ＨＤＤ＿ＲＥＳＥＴ信号の変化を検出した後、第３所定時間だけ遅延させて、前記第１制御信号を前記第１論理レベルから前記第２論理レベルに切り替え、
前記変換回路は、前記第３所定時間の間に、前記第１制御信号が前記第１論理レベルであることを検出するようにしてもよい。

この場合、前記信号制御回路は、前記第３所定時間が経過した後は、前記第１制御信号の出力がハイインピーダンス状態となって、前記変換回路が前記第１制御信号の論理レベルを前記第１論理レベル又は前記第２論理レベルに任意に切り替えることができるようにするとともに、
前記変換回路は、前記第３所定時間が経過した後は、前記第１制御信号を前記第１のハードディスクドライブのアクセスの有無を示す信号として用いるようにしてもよい。

また、前記第１のハードディスクドライブには、スレーブである前記第２のハードディスクドライブが接続され得ない構造であり、前記第１制御信号が前記第１論理レベルになったとしても、スレーブである前記第２のハードディスクドライブが接続されていない条件の下でシステムを立ち上げるようにしてもよい。

本発明に係る情報処理装置の制御方法は、
第１のハードディスクドライブと、前記第１のハードディスクドライブに接続された変換回路とを、備える情報処理装置の制御方法であって、
前記変換回路は、前記第１のハードディスクドライブをマスターとしたときに、スレーブに相当する第２のハードディスクドライブが存在するか否かを、第１制御信号が第１所定時間内に第１論理レベルになるか否かで判断し、
前記変換回路は、前記第１制御信号が第２論理レベルである場合には前記第１所定時間が経過するまで前記第１制御信号の変化を監視して立ち上げ処理の進行を停止するが、前記第１制御信号が前記第１論理レベルであることを検出した場合には前記第１所定時間が経過する前であっても立ち上げ処理を進行するとともに、
前記第２のハードディスクドライブが存在するか否かに拘わらず、前記第１のハードディスクドライブを立ち上げる際に生成される第２制御信号に基づいて、前記第１所定時間内に前記第１制御信号を前記第１論理レベルにして、前記変換回路に立ち上げ処理を進行させる、
ことを特徴とする。

発明を実施するための形態

以下、図面を参照して、本発明の実施形態を説明する。なお、以下に説明する実施形態は、本発明の技術的範囲を限定するものではない。

〔第１実施形態〕
図１は、本実施形態に係る情報処理装置１０の内部構成の一例を説明するブロック図である。本実施形態においては、情報処理装置１０は、フォトビューアと呼ばれる小型の画像表示装置や、携帯型の音楽再生装置などを想定している。無論、情報処理装置は画像表示装置や音楽再生装置に限らず、ノート型やディスクトップ型のパーソナルコンピュータなどでもよい。

この図１に示すように、本実施形態に係る情報処理装置１０は、メインＣＰＵ（Central Processing Unit）２０と、サブＣＰＵ２２とを備えている。メインＣＰＵ２０とサブＣＰＵ２２とは協働して、情報処理装置１０の全体的な制御を実行する。また、サブＣＰＵ２２には、ユーザインターフェース２４が接続されており、このユーザインターフェース２４から様々なユーザの操作指示が、サブＣＰＵ２２に入力される。

ユーザインターフェース２４は、例えば、１又は複数のボタンや、キーボード、ポインティングデバイスなどから構成することができ、また、これらの組み合わせから構成することができる。図１の例では、情報処理装置１０自体にユーザインターフェース２４が設けられて構成されているが、このユーザインターフェース２４は情報処理装置１０の外部に設けられていてもよい。メインＣＰＵ２０とサブＣＰＵ２２は、このユーザインターフェース２４からの操作指示に基づいて、様々な処理を実行する。

さらに、本実施形態に係る情報処理装置１０においては、メインＣＰＵ２０に、ＲＡＭ（Random Access Memory）３０が接続されている。メインＣＰＵ２０とＲＡＭ３０との間は、専用バスにより接続されている。

また、メインＣＰＵ２０には、ＲＯＭ（Read Only Memory）３２と、ＣＦ（Compact Flash：登録商標）カード接続部３４と、ＳＤカード（登録商標）接続部３６とが接続されている。本実施形態においては、メインＣＰＵ２０とＲＯＭ３２とＣＦカード接続部３４との間は、汎用バスにより接続されており、メインＣＰＵ２０とＳＤカード接続部３６との間は、専用バスにより接続されている。

ＣＦカード接続部３４は、この情報処理装置１０がＣＦカードにアクセスするためのユニットであり、ＣＦカードインターフェースや挿入スロット、各種制御部などにより構成されている。ＳＤカード接続部３６は、この情報処理装置１０がＳＤカードにアクセスするためのユニットであり、ＳＤカードインターフェースや挿入スロット、各種制御部などにより構成されている。

さらに、メインＣＰＵ２０は、表示制御部４０を介して、表示画面４２に接続されている。この表示画面４２は、ＬＣＤ（Liquid Crystal Display）やＣＲＴ（Cathode Ray Tube）などにより構成されている。表示制御部４０は、表示画面４２に画面表示をするために必要となる各種の制御処理を実行する。

さらに、メインＣＰＵ２０は、上述した汎用バスを介して、ＵＳＢ（Universal Serial Bus）ブリッジ回路５０に接続されており、このＵＳＢブリッジ回路５０を介して、ＵＳＢ接続部５２とハードディスクドライブ５４に接続されている。ＵＳＢ接続部５２は、この情報処理装置１０がＵＳＢ規格のデバイスにアクセスするためのユニットであり、ＵＳＢインターフェースや挿入スロット、各種制御部などにより構成されている。

本実施形態においては、このＵＳＢブリッジ回路５０は、ＡＴＡインターフェースの仕様に準拠しており、ハードディスクドライブ５４はシリアルＡＴＡインターフェースの仕様に準拠している。このため、ＵＳＢブリッジ回路５０とハードディスクドライブ５４との間には、インターフェースの変換を行うためのインターフェース変換回路６０が設けられている。すなわち、このインターフェース変換回路６０は、ＡＴＡインターフェースとシリアルＡＴＡインターフェースとの間の信号の変換を行う。

また、本実施形態に係るインターフェース変換回路６０には、信号制御回路６２が接続されている。この信号制御回路６２は、この情報処理装置１０における初期化動作において、ＤＡＳＰ信号を強制的にアサートすることにより、インターフェース変換回路６０がＤＡＳＰ信号のアサートの有無を監視する時間を短縮するために挿入されている。

すなわち、図２に示すように、インターフェース変換回路６０は、システムの立ち上がり時、つまり初期化時に、ＤＡＳＰ信号を用いて、マスター（デバイス０）だけが接続されているのか、スレーブ（デバイス１）も接続されているのかを判別する。

具体的には、初期化時に、スレーブ（デバイス１）は、ハードディスクドライブのリセット解除から４００ｍ秒以内にＤＡＳＰ信号をアサートすることにより、ホスト側に自己の存在を知らせる仕様になっている。スレーブ（デバイス１）とマスター（デバイス０）のＤＡＳＰ信号の出力は、ワイアードＯＲ回路により論理和演算が行われ、ホスト側に入力される。本実施形態においては、このホスト側が、情報処理装置１０のインターフェース変換回路や情報処理装置１０内の他の回路に相当する。

一方、マスター（デバイス０）は、基本的に、ハードディスクドライブのリセット解除から４５０ｍ秒経過後から５秒経過後までの間に、ＤＡＳＰ信号をアサートすることになっている。これにより、ホスト側では、４００ｍ秒以内にＤＡＳＰ信号がアサートされれば（本実施形態ではローレベル）、スレーブ（デバイス１）が接続されており、都合２台のデバイス（デバイス０とデバイス１）が接続されていると判断することができる。一方、４００ｍ秒以内にＤＡＳＰ信号がアサートされなければ（本実施形態ではハイレベル）、スレーブ（デバイス１）は接続されておらず、都合１台のデバイス（デバイス０）が接続されていると判断することができる。

このように、スレーブ（デバイス１）とマスター（デバイス０）の両方のＤＡＳＰ信号をモニタするのに、５秒もかかってしまう。したがって、本実施形態に係るインターフェース変換回路６０でも、ＤＡＳＰ信号の変化を初期化時に５秒程度監視することとしている。このため、単純計算すると、ユーザが情報処理装置１０の電源を投入際の情報処理装置１０の立ち上がり時間は、最大で５秒程度長くなってしまう。この５秒という時間は、もともと起動時間が長いパーソナルコンピュータでは問題視されないかもしれないが、フォトビューアと呼ばれる小型の画像表示装置や、携帯型の音楽再生装置などでは、大きな問題となる。すなわち、立ち上がりが５秒長くなることは、ユーザの使い勝手を考えると、非常に不便を強いるものとなる。

そこで、本実施形態に係る情報処理装置１０では、信号制御回路６２を挿入しているのである。図３は、本実施形態に係る信号制御回路６２の回路構成の一例を示す図である。

この図３に示すように、本実施形態に係る信号制御回路６２は、抵抗Ｒ１０、Ｒ１２、Ｒ１４と、キャパシタＣ１０と、ＮチャネルＦＥＴ Ｆ１０、Ｆ１２とを備えて構成されている。このような構成により、インターフェース制御回路６０が出力するＰＨＹＲＤＹ信号を利用して、ＤＡＳＰ信号を制御する。

このＰＨＹＲＤＹ信号は、Physical Layer Ready信号であり、物理層の初期化が終了し、シリアルＡＴＡの通信が可能になったことを示す信号である。すなわち、ＰＨＹＲＤＹ信号がローレベルにネゲートされている場合には、パワーオンリセット（ＰＯＲ）をしているか、物理層の初期化に失敗したことを示しており、ハイレベルにアサートされている場合には、物理層の初期化が正常に完了し、ハードディスクドライブ５４とインターフェース変換回路６０との間の通信が確立され、通信可能になったことを示している。

抵抗Ｒ１０と抵抗Ｒ１２は、プルアップ抵抗であり、抵抗Ｒ１０は本実施形態におけるハイレベル電圧ＶＨ１に接続されており、抵抗Ｒ１２は本実施形態におけるハイレベル電圧ＶＨ２に接続されている。本実施形態においては、このハイレベル電圧ＶＨ１とハイレベル電圧ＶＨ２とは同電圧である。

抵抗Ｒ１４とキャパシタＣ１０とは、本実施形態における遅延回路を形成している。すなわち、ＰＨＹＲＤＹ信号がローレベルからハイレベルに変化した際に、この遅延回路により、所定時間Ｔ１の遅延が挿入される。挿入される遅延時間Ｔ１は、抵抗Ｒ１４とキャパシタＣ１０とで定義される時定数により定まる。

情報処理装置１０の電源がオンになり、初期化を行っている段階では、ＰＨＹＲＤＹ信号はローレベルであり、ＤＡＳＰ信号もローレベルのままとなる。初期化が進行してシリアルＡＴＡ通信が可能になると、ＰＨＹＲＤＹ信号はアサートされてハイレベルになり、抵抗Ｒ１４とキャパシタＣ１０とからなる遅延回路により、所定時間Ｔ１の遅延が挿入された後、ＤＡＳＰ信号もハイレベルになる。

より具体的には、ＰＨＹＲＤＹ信号がローレベルの初期状態では、ＮチャネルＦＥＴ Ｆ１２はオフ状態であり、ハイレベル電圧ＶＨ２により、ＮチャネルＦＥＴ Ｆ１０のゲートはハイレベルになることから、ＮチャネルＦＥＴ Ｆ１０はオン状態となる。このため、ハイレベル電圧ＶＨ１は抵抗Ｒ１０を介してグランドに接続され、ＤＡＳＰ信号はローレベルになる。

図４に示すように、ハードディスクドライブ５４との通信が確立されてＰＨＹＲＤＹ信号がハイレベルなると、所定時間Ｔ１だけ遅れて、このハイレベルがＮチャネルＦＥＴ Ｆ１２のゲートに入力されて、ＮチャネルＦＥＴ Ｆ１２はオン状態に切り替わる。ＮチャネルＦＥＴ Ｆ１２がオン状態になると、ハイレベル電圧ＶＨ２はＮチャネルＦＥＴ Ｆ１２を介してグランドに接続され、ＮチャネルＦＥＴ Ｆ１０のゲートはローレベルになる。このため、ＮチャネルＦＥＴ Ｆ１０はオフ状態に切り替わり、ハイレベル電圧ＶＨ１によりＤＡＳＰ信号はハイレベルに切り替わる。

インターフェース変換回路６０は、抵抗Ｒ１４とキャパシタＣ１０とにより形成された遅延時間Ｔ１の間に、ＤＡＳＰ信号を見に行き、ＤＡＳＰ信号がローレベルであること、つまり、アサートされていることを検出する。ＤＡＳＰ信号がアサートされていることを検出したインターフェース変換回路６０は、スレーブ（デバイス１）が接続されていると判断して、立ち上げ処理を進行させる。すなわち、５秒間、ＤＡＳＰ信号の変化を監視して立ち上げ処理を停止することなく、次の処理に移行する。このため、情報処理装置１０の立ち上げ処理が、５秒間、ＤＡＳＰ信号の変化待ちの状態で停止してしまうのを回避することができる。

また、本実施形態に係る情報処理装置１０では、ハードディスクドライブ５４がマスター（デバイス０）であり、これにスレーブ（デバイス１）は接続出来ない構造になっている。したがって、ハードディスクドライブ５４にスレーブ（デバイス１）が接続されることはあり得ない。このため、立ち上がった情報処理装置１０は、スレーブ（デバイス１）が接続されていないという条件の下、各種の設定をしたり、各種の処理を実行したりする。したがって、信号制御回路６２により、強制的にＤＡＳＰ信号のローレベルを維持しても、以後の情報処理装置１０の処理に問題を来すことはない。

〔第２実施形態〕
一般に、初期化終了後は、マスター（デバイス０）やスレーブ（デバイス１）は、任意のタイミングでＤＡＳＰ信号をアサートできるため、このＤＡＳＰ信号は、ハードディスクドライブのアクセスの有無を通知するための信号として使用されている。例えば、ハードディスクドライブ５４がアクセス動作を行っている場合は、ハードディスクドライブ５４はＤＡＳＰ信号をローレベルにし、ハードディスクドライブ５４がアクセス動作を行っていない場合は、ハードディスクドライブ５４におけるＤＡＳＰ信号の端子はハイインピーダンスとなり、プルアップ抵抗によりＤＡＳＰ信号はハイレベルとなる。

そして、このようなＤＡＳＰ信号を用いれば、例えば、情報処理装置１０は、ハードディスクドライブ５４のアクセスの有無をユーザに通知するアクセスランプを点灯させたり、ハードディスクドライブ５４のアクセスの有無に基づいて電池残量算出時の補正演算をしたりすることができる。そこで、第２実施形態では、このような機能を有している情報処理装置１０においても、立ち上げ時間の短縮を図りつつ、初期化動作終了後のＤＡＳＰ信号の有効利用が図られるようにしたものである。以下、上述した第１実施形態と異なる部分を説明する。

本実施形態に係る情報処理装置１０の内部構成は、上述した第１実施形態の図１と同様である。但し、信号制御回路６２の構成が、第１実施形態と異なっている。

図５は、本実施形態に係る信号制御回路６２の内部構成の一例を示す図である。この図５に示すように、本実施形態に係る信号制御回路６２は、遅延回路１００と抵抗Ｒ２０とを備えて構成されている。遅延回路１００には、ＵＳＢブリッジ回路５０から、ＨＤＤ＿ＲＥＳＥＴ信号が入力されている。このＨＤＤ＿ＲＥＳＥＴ信号は、情報処理装置１０の電源がオンにされた時点ではローレベルであるが、ホスト側の初期化が終了した時点でハイレベルに切り替わる信号である。遅延回路１００は、入力されたＨＤＤ＿ＲＥＳＥＴ信号を、所定時間Ｔ２だけ遅延させて、ＤＡＳＰ信号として出力するための回路である。この遅延回路１００は、例えば、上述した第１実施形態のような抵抗とキャパシタとにより構成することができ、この場合、その時定数により遅延時間Ｔ２が定まる。

また、この遅延回路１００は、入力されたＨＤＤ＿ＲＥＳＥＴ信号がハイレベルの場合、ＤＡＳＰ信号につながっている端子がハイインピーダンスになる回路である。図５の例では、抵抗Ｒ２０を介して、ハイレベル電圧ＶＨ３が接続されているので、遅延回路１００のＤＡＳＰ信号の出力がハイインピーダンスになると、ＤＡＳＰ信号は、ハイレベルになる。

但し、遅延回路１００はハイインピーダンスになるだけであるので、インターフェース変換回路６０がＤＡＳＰ信号をグランドに接続すれば、このＤＡＳＰ信号は、ハイレベルからローレベルに切り替わる。すなわち、インターフェース変換回路６０は、ハードディスクドライブ５４のアクセスの有無に基づいて、ＤＡＳＰ信号の論理レベルをハイレベル又はローレベルに任意に切り替えることが可能である。

図６は、初期化動作時のＨＤＤ＿ＲＥＳＥＴ信号とＤＡＳＰ信号の変化の一例を示す図である。この図６に示すように、情報処理装置１０の電源がオンになった当初の初期化動作時には、ＨＤＤ＿ＲＥＳＥＴ信号は、ローレベルである。そして、ホスト側である情報処理装置１０のシステムの初期化が終了した時点で、ＨＤＤ＿ＲＥＳＥＴ信号はローレベルからハイレベルに切り替わる。

ＨＤＤ＿ＲＥＳＥＴ信号がハイレベルに切り替わると、遅延回路１００の働きにより、所定時間Ｔ２だけ遅延して、ＤＡＳＰ信号がローレベルからハイレベルに切り替わる。これ以降は、ＤＡＳＰ信号は、インターフェース変換回路６０の制御により、論理レベルがハイレベル又はローレベルに切り替えられることとなる。すなわち、ハードディスクドライブ５４へのアクセスがない場合はハイレベルのままであり、ハードディスクドライブ５４へのアクセスがある場合はローレベルに切り替わる。

また、ホスト側の初期化が終了した後、遅延時間Ｔ２の間に、インターフェース変換回路６０は、ＤＡＳＰ信号がローレベルであること、つまり、アサートされていることを検出する。ＤＡＳＰ信号がアサートされていることを検出したインターフェース変換回路６０は、スレーブ（デバイス１）が接続されていると判断して、立ち上げ処理を進行させる。すなわち、５秒間、ＤＡＳＰ信号の変化を監視して立ち上げ処理を停止することなく、次の処理に移行する。このため、情報処理装置１０の立ち上げ処理が、５秒間、ＤＡＳＰ信号の変化待ちの状態で停止してしまうのを回避することができる。

また、上述した第１実施形態と同様に、情報処理装置１０では、ハードディスクドライブ５４がマスター（デバイス０）であり、これにスレーブ（デバイス１）は接続出来ない構造になっている。したがって、この情報処理装置１０にスレーブ（デバイス１）が接続されることはあり得ない。このため、立ち上がった情報処理装置１０は、スレーブ（デバイス１）が接続されていないという条件の下、各種の設定をしたり、各種の処理を実行したりする。したがって、信号制御回路６２により、強制的にＤＡＳＰ信号をハイレベルにしても、以後の情報処理装置１０の処理に問題を来すことはない。

また、立ち上げ処理が終了した後は、インターフェース変換回路６０は、ＤＡＳＰ信号を用いて、ハードディスクドライブ５４のアクセスの有無をホスト側に通知することができるようになるため、このＤＡＳＰ信号を用いて、情報処理装置１０は、例えば、ハードディスクドライブ５４のアクセスの有無をユーザに通知するアクセスランプを点灯させたり、ハードディスクドライブのアクセスの有無に基づいて電池残量算出時の補正演算をしたりすることができる。すなわち、ＤＡＳＰ信号は、情報処理装置１０内の他の回路に任意に取り込まれて、利用することができるようになる。

なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態における各信号の論理レベルは一例に過ぎず、設計に応じて、ローレベルとハイレベルが適宜入れ替わってもよい。例えば、上述した実施形態では、スレーブ（デバイス１）の接続の有無を判断するにあたり、ＤＡＳＰ信号がローレベルの場合を、ＤＡＳＰ信号がアサートされている状態（第１論理レベルの状態）であり、ＤＡＳＰ信号がハイレベルの場合を、ＤＡＳＰ信号がネゲートされている状態（第２論理レベルの状態）であると定義したが、これを逆にして、ＤＡＳＰ信号がハイレベルの場合を、ＤＡＳＰ信号がアサートされている状態（第１論理レベルの状態）であり、ＤＡＳＰ信号がローレベルの場合を、ＤＡＳＰ信号がネゲートされている状態（第２論理レベルの状態）であると定義してもよい。

また、上述した実施形態では、ハードディスクドライブ５４に接続される変換回路が、ＡＴＡインターフェースとシリアルＡＴＡインターフェースとの間のインターフェースの変換を行う変換回路である場合を例に本発明を説明したが、他の仕様のインターフェースの変換を行うインターフェース変換回路であっても、本発明を適用することができる。さらには、インターフェース変換をする変換回路に限らず、ハードディスクドライブ５４に接続されて、何らかの信号の変換を行う変換回路に対しても、本発明は適用することができる。

本発明の一実施形態に係る情報処理装置の内部構成の一例を示すブロック図である。 本発明の一実施形態に係る情報処理装置におけるＤＡＳＰ信号の変化の一例を示す図である。 本発明の第１実施形態に係る情報処理装置における信号制御回路の内部構成の一例を示す回路図である。 本発明の第１実施形態に係る情報処理装置におけるＰＨＹＲＤＹ信号とＮチャネルＦＥＴのゲート入力とＤＡＳＰ信号との変化の一例を示す図である。 本発明の第２実施形態に係る情報処理装置における信号制御回路の内部構成の一例を示す回路図である。 本発明の第２実施形態に係る情報処理装置におけるＨＤＤ＿ＲＥＳＥＴ信号とＤＡＳＰ信号との変化の一例を示す図である。

符号の説明

１０ 情報処理装置
２０ メインＣＰＵ
２２ サブＣＰＵ
２４ ユーザインターフェース
３０ ＲＡＭ
３２ ＲＯＭ
３４ ＣＦカード接続部
３６ ＳＤカード接続部
４０ 表示制御部
４２ 表示画面
５０ ＵＳＢブリッジ回路
５２ ＵＳＢ接続部
５４ ハードディスクドライブ
６０ インターフェース変換回路
６２ 信号制御回路

Claims (8)

1. 第１のハードディスクドライブと、
   前記第１のハードディスクドライブに接続された変換回路であって、前記第１のハードディスクドライブをマスターとしたときに、スレーブに相当する第２のハードディスクドライブが存在するか否かを、第１制御信号が第１所定時間内に第１論理レベルになるか否かで判断するとともに、前記第１制御信号が第２論理レベルである場合には前記第１所定時間が経過するまで前記第１制御信号の変化を監視して立ち上げ処理の進行を停止するが、前記第１制御信号が前記第１論理レベルであることを検出した場合には前記第１所定時間が経過する前であっても立ち上げ処理を進行する、変換回路と、
   前記第２のハードディスクドライブが存在するか否かに拘わらず、前記第１のハードディスクドライブを立ち上げる際に生成される第２制御信号に基づいて、前記第１所定時間内に前記第１制御信号を前記第１論理レベルにする、信号制御回路と、
   を備えることを特徴とする情報処理装置。
2. 前記第２制御信号は、前記第１のハードディスクドライブと前記変換回路との間の通信の初期化が完了したことを示す、ＰＨＹＲＤＹ信号である、ことを特徴とする請求項１に記載の情報処理装置。
3. 前記信号制御回路は、前記ＰＨＹＲＤＹ信号が変化して前記第１のハードディスクドライブと前記変換回路との間の通信の初期化が完了したことを検出した場合には、前記ＰＨＹＲＤＹ信号の変化を検出した後、第２所定時間だけ遅延させて、前記第１制御信号を前記第１論理レベルから前記第２論理レベルに切り替え、
   前記変換回路は、前記第２所定時間の間に、前記第１制御信号が前記第１論理レベルであることを検出する、
   ことを特徴とする請求項２に記載の情報処理装置。
4. 前記第２制御信号は、前記第１のハードディスクドライブをリセットするためのＨＤＤ＿ＲＥＳＥＴ信号である、ことを特徴とする請求項１に記載の情報処理装置。
5. 前記信号制御回路は、前記ＨＤＤ＿ＲＥＳＥＴ信号が変化して前記第１のハードディスクドライブのリセットが解除されたことを検出した場合には、前記ＨＤＤ＿ＲＥＳＥＴ信号の変化を検出した後、第３所定時間だけ遅延させて、前記第１制御信号を前記第１論理レベルから前記第２論理レベルに切り替え、
   前記変換回路は、前記第３所定時間の間に、前記第１制御信号が前記第１論理レベルであることを検出する、
   ことを特徴とする請求項４に記載の情報処理装置。
6. 前記信号制御回路は、前記第３所定時間が経過した後は、前記第１制御信号の出力がハイインピーダンス状態となって、前記変換回路が前記第１制御信号の論理レベルを前記第１論理レベル又は前記第２論理レベルに任意に切り替えることができるようにするとともに、
   前記変換回路は、前記第３所定時間が経過した後は、前記第１制御信号を前記第１のハードディスクドライブのアクセスの有無を示す信号として用いる、ことを特徴とする請求項５に記載の情報処理装置。
7. 前記第１のハードディスクドライブには、スレーブである前記第２のハードディスクドライブが接続され得ない構造であり、前記第１制御信号が前記第１論理レベルになったとしても、スレーブである前記第２のハードディスクドライブが接続されていない条件の下でシステムを立ち上げる、ことを特徴とする請求項１乃至請求項６のいずれかかに記載の情報処理装置。
8. 第１のハードディスクドライブと、前記第１のハードディスクドライブに接続された変換回路とを、備える情報処理装置の制御方法であって、
   前記変換回路は、前記第１のハードディスクドライブをマスターとしたときに、スレーブに相当する第２のハードディスクドライブが存在するか否かを、第１制御信号が第１所定時間内に第１論理レベルになるか否かで判断し、
   前記変換回路は、前記第１制御信号が第２論理レベルである場合には前記第１所定時間が経過するまで前記第１制御信号の変化を監視して立ち上げ処理の進行を停止するが、前記第１制御信号が前記第１論理レベルであることを検出した場合には前記第１所定時間が経過する前であっても立ち上げ処理を進行するとともに、
   前記第２のハードディスクドライブが存在するか否かに拘わらず、前記第１のハードディスクドライブを立ち上げる際に生成される第２制御信号に基づいて、前記第１所定時間内に前記第１制御信号を前記第１論理レベルにして、前記変換回路に立ち上げ処理を進行させる、
   ことを特徴とする情報処理装置の制御方法。

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