JP2013528300A - 複数の低電力モードを有するデータプロセッサ - Google Patents

Abstract

プロセッサ（１０）は、第１の仮想端子（ＶＶＶＳＳ１）と、第２の仮想端子（ＶＶＳＳ）と、第１の仮想端子に電流を提供するために第１の仮想端子に結合される回路（１２）と、第１の仮想端子と第２の仮想端子との間に結合される第１の調整トランジスタ（２６）と、第１の調整トランジスタ（２６）に並列に結合され、第２の仮想端子を第１の仮想端子に直接接続することによって第１の調整トランジスタ（２６）を選択的にディセーブルするための第１のディセーブルトランジスタ（２８）と、第２の仮想端子と第１の電源電圧端子（ＶＳＳ）との間に結合される第２の調整トランジスタ（３４）と、第２の調整トランジスタ（３４）に並列に結合され、第２の仮想端子（ＶＶＳＳ）を第１の電源電圧端子（ＶＳＳ）に直接接続することによって第２の調整トランジスタ（３４）を選択的にディセーブルするための第２のディセーブルトランジスタ（３２）とを含む。

Description

本開示は一般的にはデータ処理システムに関し、より具体的には、複数の低電力モードを有するデータプロセッサに関する。

静的漏れ電力が、非常に規模の大きいシステム・オン・チップ（ＳｏＣ）集積回路の電力消費のかなりの部分を占めるようになってきている。例えば、ハンドヘルドデバイスの電池寿命を伸ばすにあたって漏れ電流を低減することがますます重要な要因になってきている。

ハンドヘルドデバイス内のほとんどの回路は通常、かなりの部分の時間にわたって、例えばアイドルまたはディープ・スリープ・モードではオフであり、漏れ電力のみを消費する。トランジスタ漏れ電流は形状製造プロセスがより精密になるにつれて増大し、従来の電力低減技法を使用してチップ漏れ目標を満足することはより困難になっている。

低電力モード中に集積回路の漏れ電流を低減するためにはいくつかの方法がある。１つの方法は、通常動作モード中は接地電位にあり、その後、漏れ電流を低減するために低電力動作モード中は接地を上回って増大される「仮想」接地端子を提供することを含む。しかしながら、記憶されているデータの破損を回避するために、システムのキャッシュメモリに対する電源電圧を低減するときに、最低限度のデータ保持電圧は維持されなければならない。

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

一実施形態によるデータプロセッサを部分ブロック図形式かつ部分概略図形式で示す図である。 図１のデータプロセッサの電圧調整器を概略図形式で示す図である。 図１のデータプロセッサの低電力モードに入るための方法の流れ図である。 図１のデータプロセッサの低電力モードの表を示す図である。

概して、１つまたは複数の機能論理ブロックおよび１つまたは複数のレベルのキャッシュメモリを有するデータプロセッサが提供される。１つの実施形態では、組み合わせ論理ブロックおよびキャッシュメモリが電源電圧端子に結合される。電源端子は、選択的に接地に、接地を上回る第１の所定の電圧に、または接地を上回る第２の所定の電圧に結合されてもよい。第１の所定の電圧および第２の所定の電圧は、動作モードに応じて、および、記憶されているデータが保存されなければならないか否かに応じてイネーブルおよびディセーブルされる電圧調整器を使用して提供される。１つの実施形態では、大域的電圧調整器が、第１の仮想接地端子と接地との間に結合され、接地を上回る第１の所定の電圧をセットするのに使用される。第１のローカル電圧調整器が機能論理ブロックと第１の仮想接地端子との間に結合される。第２のローカル電圧調整器がキャッシュメモリと第１の仮想接地端子との間に結合される。第１の低電力モード中で、かつキャッシュメモリの記憶されているデータが維持されるべきである場合、第２のローカル電圧調整器がイネーブルされるか、または大域的電圧調整器がイネーブルされて、接地を上回る第１の所定の電圧がキャッシュメモリに提供される。第２の低電力モード中で、かつ記憶されているデータが維持されるべきではない場合、大域的電圧調整器および第２のローカル電圧調整器が同時にオンされて、接地を上回る第２の所定の電圧がキャッシュメモリに提供される。

１つの態様では、プロセッサであって、第１の仮想接地端子と、第２の仮想接地端子と、第１の仮想接地端子に結合され、第１の仮想接地端子に電流を提供するための回路と、第１の仮想接地端子と第２の仮想接地端子との間に結合される第１の調整トランジスタと、第１の調整トランジスタに並列に結合され、第２の仮想接地端子を第１の仮想接地端子に直接接続することによって第１の調整トランジスタを選択的にディセーブルするための第１のディセーブルトランジスタと、第２の仮想接地端子と第１の接地端子との間に結合される第２の調整トランジスタと、第２の調整トランジスタに並列に結合され、第２の仮想接地端子を接地端子に直接接続することによって第２の調整トランジスタを選択的にディセーブルするための第２のディセーブルトランジスタとを備えるプロセッサが提供される。プロセッサは、電源電圧端子と第２の仮想接地端子との間に結合されるとともに、第１の仮想接地端子に結合される入力を有し、かつ第１の調整トランジスタの制御電極に結合される出力を有する第１のバイアス回路と、電源電圧端子と接地端子との間に結合されるとともに、第２の仮想接地端子に結合される入力を有し、かつ第２の調整トランジスタの制御電極に結合される出力を有する第２のバイアス回路とをさらに備えることができる。回路によって第１のノードに提供される電流は、低電力モード中に発生する漏れ電流である場合がある。回路は電源電圧端子に結合され得、第１の仮想接地端子における電圧は、電源電圧端子における電圧よりも低く、接地よりも高い。第１の仮想接地端子における電圧は、電源電圧端子における電圧よりも低く、第２の仮想接地端子における電圧よりも高くてもよい。回路はメモリを備えてもよく、メモリにおける状態の喪失が防止されるように第１の調整トランジスタおよび第２の調整トランジスタのうちの一方のみが低電力モード中にイネーブルされる。回路はプロセッサ動作を実行する機能ブロックを備えてもよく、第１の調整トランジスタおよび第２の調整トランジスタの１つまたは複数は、低電力モード中イネーブルされる。低電力モードを終了すると、第２の調整トランジスタは第１の調整トランジスタをディセーブルする前にディセーブルされ得る。

別の実施形態では、プロセッサであって、第１の仮想端子と、第２の仮想端子と、第１の電源端子と、第２の電源端子と、第２の電源端子と第１の仮想端子との間に結合される回路と、第１の仮想端子と第２の仮想端子との間に結合される第１の電圧調整器と、第２の仮想端子と第１の電源端子との間に結合される第２の電圧調整器とを備え、第１の電圧調整器がイネーブルされるとき、第２の電源端子と第１の仮想端子との間の電圧は第２の電源端子と第２の仮想端子との間の電圧よりも低く、第２の電圧調整器がイネーブルされるとき、第２の電源端子と第２の仮想端子との間の電圧は第２の電源端子と第１の電源端子との間の電圧よりも低い、プロセッサが提供される。第１の電圧調整器がディセーブルされているとき、第２の電源端子と第１の仮想端子との間の電圧は第２の電源端子と第２の仮想端子との間の電圧と実質的に同じであり得、第２の電圧調整器がディセーブルされているとき、第２の電源端子と第２の仮想端子との間の電圧は第２の電源端子と第１の電源端子との間の電圧と実質的に同じであり得る。第１の電源電圧端子は接地基準端子であってもよい。回路はメモリを備えてもよく、低電力モード中、メモリの状態の喪失を防止するために第１の電圧調整器および第２の電圧調整器のうちの一方のみがイネーブルされてもよい。回路はプロセッサ動作を実行する機能ブロックを備えてもよく、低電力モード中、第１の電圧調整器および第２の電圧調整器の１つまたは複数はイネーブルされる。ディープ低電力モード中、第１の電圧調整器および第２の電圧調整器の両方がイネーブルされてもよい。ディープ低電力モードを終了すると、第２の電圧調整器は第１の電圧調整器をディセーブルする前にディセーブルされてもよい。

さらに別の態様では、プロセッサであって、第１の仮想電源端子と、第２の仮想電源端子と、第３の仮想電源端子と、第１の電源端子と、第２の電源端子と、第２の電源端子および第１の仮想電源端子の間に結合される、プロセッサ動作を実行する機能回路と、第１の仮想電源端子および第２の仮想電源端子の間に結合される第１の電圧調整器と、第２の電源端子および第３の仮想電源端子の間に結合されるメモリと、第３の仮想電源端子および第２の仮想電源端子の間に結合される第２の電圧調整器と、第２の仮想電源端子および第１の電源端子の間に結合される第３の電圧調整器とを備え、第１の電圧調整器がイネーブルされるとき、第２の電源端子と第１の仮想電源端子との間の電圧は第２の電源端子と第２の仮想電源端子との間の電圧よりも低く、第２の電圧調整器がイネーブルされるとき、第２の電源端子と第３の仮想電源端子との間の電圧は第２の電源端子と第２の仮想電源端子との間の電圧よりも低く、第３の電圧調整器がイネーブルされるとき、第２の電源端子と第２の仮想電源端子との間の電圧は第２の電源端子と第１の電源端子との間の電圧よりも低い、プロセッサが提供される。第１の電圧調整器がディセーブルされているとき、第１の仮想電源端子は第２の仮想電源端子に直接接続されてもよく、第２の電圧調整器がディセーブルされているとき、第３の仮想電源端子は第２の仮想電源端子に直接接続されてもよく、第３の電圧調整器がディセーブルされているとき、第２の仮想電源端子は第２の電源端子に直接接続されてもよい。低電力モード中、メモリの状態の喪失を防止するために第２の電圧調整器および第３の電圧調整器のうちの一方のみがイネーブルされてもよい。ディープ低電力モード中、第１の電圧調整器および第２の電圧調整器の両方がイネーブルされてもよい。ディープ低電力モードを終了すると、第３の電圧調整器は第２の電圧調整器をディセーブルする前にディセーブルされてもよい。

「アサート」または「セット」および「ネゲート」（または「アサート停止」もしくは「クリア」）という用語は、本明細書においては、信号、ステータスビット、または類似の装置をそれぞれ、その論理的に真または論理的に偽の状態にレンダリングすることを指す場合に使用される。論理的に真の状態が論理レベル１である場合、論理的に偽の状態は論理レベル０である。そして、論理的に真の状態が論理レベル０である場合、論理的に偽の状態は論理レベル１である。

図１は、一実施形態によるデータプロセッサ１０の簡略化されたビューを部分ブロック図形式かつ部分概略図形式で示す図である。データプロセッサ１０は、例えば、マイクロコントローラ、マイクロプロセッサコア、またはデジタル信号プロセッサ（ＤＳＰ）のような任意のタイプのプロセッサであってもよい。データプロセッサ１０は、機能ブロック１２、レベル１（Ｌ１）のキャッシュメモリ１４、レジスタ１６、レベル２（Ｌ２）およびレベル３（Ｌ３）のうちの少なくとも一つのキャッシュメモリ１８、および電力管理ユニット１９のような複数の回路ブロックを含む。データプロセッサ１０のブロック図を簡略化するために、回路ブロック間の相互接続は省略されている。さらに、データプロセッサ１０の他の実施形態は、より多くの、より少ない、または異なるブロックを有してもよい。さらに、他の実施形態では２つ以上のプロセッサ１０があってもよい。プロセッサ１０は大域的電圧調整器２２およびローカル電圧調整器２０、２４を含む。大域的電圧調整器２２はトランジスタ３２、トランジスタ３４、およびバイアス回路３６を含む。ローカル電圧調整器２０はトランジスタ２６、トランジスタ２８、およびバイアス回路３０を含む。ローカル電圧調整器２４はトランジスタ３８、トランジスタ４０、およびバイアス回路４２を含む。バイアス回路の実施形態は図２の説明において後述する。大域的電圧調整器２２において、トランジスタ３２は、「ＶＶＳＳ」とラベリングされる仮想接地導体に結合される第１の電流電極と、制御信号「ＤＩＳＡＢＬＥ２」を受け取るように結合される制御電極と、「ＶＳＳ」とラベリングされる接地導体に結合される第２の電流電極とを有する。トランジスタ３４はＶＶＳＳに結合される第１の電流電極と、制御電極と、ＶＳＳに結合される第２の電流電極とを有する。バイアス回路３６は、「ＶＤＤ」とラベリングされる電源電圧端子に結合される電源端子と、ＶＳＳに結合される電源端子と、トランジスタ３４の第１の電流電極におけるフィードバック信号を受け取るための入力端子と、トランジスタ３４の制御電極に結合される出力とを有する。示されている形態では、トランジスタ２６、２８、３２、３４、３８、および４０はＮチャネルトランジスタである。他の実施形態では、トランジスタ２６、２８、３２、３４、３８、および４０は異なる型のトランジスタであってもよい。

電圧調整器２０において、トランジスタ２６は、「ＶＶＶＳＳ１」とラベリングされる仮想電源端子において機能ブロック１２に結合される第１の電流電極と、制御電極と、ＶＶＳＳに結合される第２の電流電極とを有する。トランジスタ２８は、仮想電源端子ＶＶＶＳＳ１において機能ブロック１２に結合される第１の電流電極と、電力管理ユニット１９から「ＤＩＳＡＢＬＥ１」とラベリングされる制御信号を受け取るように結合される制御電極と、ＶＶＳＳに結合される第２の電流電極とを有する。バイアス回路３０は、ＶＤＤに結合される電源端子と、ＶＶＳＳに結合される電源端子と、ＶＶＶＳＳ１からフィードバック信号を受け取るように結合される入力と、トランジスタ２６の制御電極に結合される出力とを有する。なお、「仮想」という文言は本明細書においては、仮想電源電圧端子に提供される電源電圧が固定でなく、動作モードに応じて変化することを示すために使用される。

電圧調整器２４において、トランジスタ３８は、電源端子ＶＶＶＳＳ２においてキャッシュメモリ１８に結合される第１の電流電極と、電力管理ユニット１９から制御信号ＤＩＳＡＢＬＥ３を受け取るための制御電極と、ＶＶＳＳに結合される第２の電流電極とを有する。トランジスタ４０はキャッシュメモリ１８に結合される第１の電流電極と、制御電極と、ＶＶＳＳに接続される第２の電流電極とを有する。バイアス回路４２は、ＶＤＤに接続される電源端子と、ＶＶＳＳに接続される電源端子と、ＶＶＶＳＳ２からフィードバック信号を受け取るように接続される入力と、トランジスタ４０の制御電極に接続される出力とを有する。

プロセッサ１０の各回路ブロックは電源電圧端子ＶＤＤに結合される。電力管理ユニット１９は、電源電圧端子ＶＳＳにも接続されている。Ｌ１キャッシュ１４およびレジスタ１６は、仮想電源電圧端子ＶＶＳＳにも接続されている。機能ブロック１２は電源端子ＶＶＶＳＳ１に接続され、キャッシュ１８は電源端子ＶＶＶＳＳ２に接続される。電力は、どの回路が動作しているかに応じて、プロセッサ１０のさまざまな回路に分配される。さらに、電力は、記憶されているデータが、データプロセッサ１０が低電力状態にあるときに保持される必要があるか否かに応じて分配される。１つの実施形態では、ＶＳＳは、接地に接続され、ＶＶＳＳは接地電位または接地を上回る第１の所定の電圧のいずれかに接続される。電源端子ＶＶＶＳＳ１は、接地電位、接地を上回る第１の所定の電圧、または接地を上回る第２の所定の電圧のいずれかに接続される。電源端子ＶＶＶＳＳ２は、接地電位、接地を上回る第１の所定の電圧、または接地を上回る第３の所定の電圧のいずれかに接続され、第３の所定の電圧は第２の所定の電圧と同じであってもよいし、または異なってもよい。

一般的に、制御信号ＤＩＳＡＢＬＥ１、ＤＩＳＡＢＬＥ２、およびＤＩＳＡＢＬＥ３は、静的漏れ電流を低減することによって電力消費を低減する目的で、回路ブロックの接地端子における電圧を引き上げるために使用される。一般的に、電圧調整器は段階的であるか、または階層的順序にある。プロセッサ１０のブロックのすべては、どの電圧調整器がオンになっているかに応じて、同じ接地（ＶＳＳ）電位、または、例えば、電源端子ＶＶＳＳ、もしくはＶＶＶＳＳ１およびＶＶＶＳＳ２における電圧等の接地を上回る何らかの電圧レベルを受け取ることができる。ＳＲＡＭ（静的ランダム・アクセス・メモリ）の等の揮発性メモリ回路は、信頼性のあるデータ保持のために特定の電圧要件を有する。１つの実施形態では、キャッシュ１８は、ＳＲＡＭとして具体化され、それゆえ、最低限度のデータ保持電圧を有する。それゆえ、キャッシュ１８に関して、ＶＶＶＳＳ２における電圧が最低限度のデータ保持電圧を上回って上昇しないことを確実にするよう注意が払われなければならない。

通常モード中、回路ブロックのすべてがフル電源電圧を受け取る。電源電圧端子はＶＤＤを受け取り、すべての回路ブロックの接地端子は接地（ＶＳＳ）に結合される。示されている実施形態では、電力管理ユニット１９が制御信号ＤＩＳＡＢＬＥ１、ＤＩＳＡＢＬＥ２、およびＤＩＳＡＢＬＥ３を論理ハイ電圧としてアサートすると、通常動作モードに入る。トランジスタ２６、３２、および３８の各々は導電性であり、電圧調整器２０、２２、および２４を有効にディセーブルし、それによって、電源端子ＶＳＳ、ＶＶＳＳ、ＶＶＶＳＳ１、およびＶＶＶＳＳ２はすべて接地電位にある。

１つの低電力モードにおいて、制御信号ＤＩＳＡＢＬＥ２はネゲートされ、ＤＩＳＡＢＬＥ１およびＤＩＳＡＢＬＥ３はアサートされる。ＤＩＳＡＢＬＥ２がネゲートされることによって、大域的電圧調整器２２がイネーブルされ、大域的電圧調整器２２を用いてＶＶＳＳが接地を上回る第１の所定の電圧に引き上げられる。ローカル電圧調整器２０および２４は両方ともオフになり、それによってＶＶＶＳＳ１およびＶＶＶＳＳ２は両方ともＶＶＳＳと同じ電位になる。大域的電圧調整器２２がイネーブルされるとき、制御信号ＤＩＳＡＢＬＥ２は論理ローとしてネゲートされ、それによって、トランジスタ３２は実質的に非導電性である。トランジスタ３４はバイアス回路３６によってバイアスされ、それによって、ＶＶＳＳの電圧レベルは所定の電圧レベルだけ増大される。この低電力モードを終了して通常動作に戻るために、制御信号ＤＩＳＡＢＬＥ２が論理ハイ電圧としてアサートされる。制御信号ＤＩＳＡＢＬＥ２が論理ハイ電圧としてアサートされると大域的電圧調整器２２はディセーブルされ、それによって、トランジスタ３２はＶＳＳが仮想ＶＳＳ（ＶＶＳＳ）に接続される。それらの接地端子がＶＶＳＳに結合されている回路のすべては、接地電位に結合されることになる。

別の低電力モードでは、大域的電圧調整器２２はオフであり、ローカル電圧調整器２０および２４のうちのいずれか一方または両方がオンになる。キャッシュ１８が最低限度のデータ保持電圧を有し、かつ大域的電圧調整器２２がオンになるべきである場合、最低限度のデータ保持電圧を超えることを防止するために、大域的電圧調整器２２がオンになる前にローカル電圧調整器２４が最初にオフにならなければならない。機能ブロック１２がデータ保持を発令していない場合、電圧調整器２２および２０を同時にオンさせることができる。

ディープ低電力モードでは、静的漏れ電流を最大限低減するために電圧調整器２０、２２および２４のすべてが同時にオンされる。しかしながら、プロセッサ１０がディープ低電力モードにある間にキャッシュ１８の最低限度のデータ保持電圧が維持されなくなる可能性がある。なお、データプロセッサ１０の動作モードは図４に要約されている。

図２は、一実施形態による図１のデータプロセッサ１０の電圧調整器２０を概略図形式で示す。電圧調整器２０はディセーブルトランジスタ２８と、調整トランジスタ２６と、バイアス回路３０とを含む。バイアス回路３０は、検知トランジスタ２１８と、負荷トランジスタ２２０と、トランジスタ２２２および２２４とを含む。トランジスタ２２２および２２４はともに結合されて反転ステージ２２１を形成する。トランジスタ２６、２８、２１８、および２２４はＮ型ＭＯＳ（金属酸化膜半導体）トランジスタであり、トランジスタ２２０および２２２はＰ型ＭＯＳトランジスタであり、１つの集積回路上に実装される。１つの実施形態では、電圧調整器２０は、シリコン・オン・インシュレータ（ＳＯＩ）基板上のＣＭＯＳ（相補型金属酸化膜半導体）トランジスタを使用して実装される。他の実施形態では、電圧調整器２０は異なるトランジスタタイプを使用して別のタイプの基板上に実装されることができる。示されている実施形態では、電圧調整器２２および２４は電圧調整器２０と同じである。別の実施形態では、電圧調整器２０、２２、および２４は異なるタイプの電圧調整器回路を使用してもよく、互いに異なってもよい。

低電力モード中に漏れ低減の利益を得る任意のタイプの回路を内部ノードＮ３（ＶＶＶＳＳ１）に結合することができる。例えば、回路は、１つもしくは複数の論理回路もしくは複数のメモリセル、またはロジックおよびメモリの組み合わせとすることができる。１つの実施形態では、回路は、キャッシュ１８のような静的ランダム・アクセス・メモリ（ＳＲＡＭ）セルのアレイである。図１に示されるように、機能ブロック１２は任意のタイプの回路とすることができる。１つの実施形態では、機能ブロック１２は組み合わせ論理である。機能ブロック１２が低電力モードにあるとき、「Ｉ」とラベリングされる漏れ電流が存在することになる。１つの実施形態では、約０．９ボルトに等しいＶＤＤは正電源電圧であり、ＶＶＳＳは、電圧調整器２０および２２がオンまたはオフになっているか否かに応じて、接地または接地を上回る所定の電圧とすることができる。なお、特定の電圧レベルは実施形態を説明する目的において重要ではない。別の実施形態では、ＶＤＤはＶＶＳＳが負である間は接地であってもよい。さらに、他の実施形態では、電源電圧は任意の電圧であってもよい。低電力モード中、ＶＶＳＳ端子における電圧は、機能ブロック１２からの漏れ電流を低減するために接地を上回って増大される。

ディセーブルトランジスタ２６は、ノードＮ３（ＶＶＶＳＳ１）に接続される第１の電流電極と、ディセーブル信号ＤＩＳＡＢＬＥ１を受け取るように接続される制御電極と、電源電圧端子ＶＶＳＳに接続される第２の電流電極とを有する。検知トランジスタ２１８は、ノードＮ１に接続される第１の電流電極と、両方ともノードＮ３に接続される制御電極およびボディ端子と、ＶＶＳＳに接続される第２の電流電極とを有する。他の実施形態では、トランジスタ２１８のボディ端子は、例えばＶＶＳＳのような別のノードに接続されてもよい。負荷トランジスタ２２０は、電源電圧端子ＶＤＤに接続される第１の電流電極と、両方ともノードＮ１においてトランジスタ２１８の第１の電流電極に接続される制御電極と、第２の電流電極とを有する。Ｐチャネルトランジスタ２２２は、ＶＤＤに接続される第１の電流電極と、トランジスタ２２０の制御電極に接続される制御電極と、第２の電流電極とを有する。トランジスタ２２４は、トランジスタ２２２の第２の電流電極に接続される第１の電流電極と、トランジスタ２２２の第２の電流電極に接続される制御電極と、ＶＶＳＳに接続される第２の電流電極とを有する。調整トランジスタ２６は、トランジスタ２８の第１の電流電極に接続される第１の電流電極と、ノードＮ２においてトランジスタ２２４の制御電極に接続される制御電極と、ＶＶＳＳに接続される第２の電流電極とを有する。Ｎチャネルトランジスタ２６、２８、および２２４のボディ端子（図示せず）はＶＶＳＳに接続され、Ｐチャネルトランジスタ２２０および２２２のボディ端子（図示せず）はＶＤＤに接続される。

通常動作モード中、回路１２（図１）はアクティブであり、ＶＤＤにおける通常動作電源電圧を受け取る。ディセーブル信号ＤＩＳＡＢＬＥ１が論理ハイとしてアサートされてトランジスタ２６を導電性にし、したがってノードＮ３がＶＶＳＳに接続され、それによって、ノードＮ３は実質的にＶＳＳにある。ノードＮ３が実質的にＶＳＳ電位にあるため、トランジスタ２１８は実質的に非導電性である。ノードＮ１はＶＤＤ電位にあり、それによって、トランジスタ２２０および２２２は実質的に非導電性である。ノードＮ２はＶＳＳ電位にあり、それによって、トランジスタ２２４および２２６は実質的に非導電性である。バイアス回路３０のトランジスタ２１８、２２０、２２２、および２２４が非導電性であるため、それらの電流は漏れレベルまで低減される。

低電力モード中、ディセーブル信号ＤＩＳＡＢＬＥ１は論理ロー電圧としてネゲートされ、それによってトランジスタ２８は実質的に非導電性になる。図２における「Ｉ」とラベリングされる漏れ電流がノードＮ３における電圧を増大させることになる。トランジスタ２２０、２２２、および２２４はノードＮ１からノードＮ２までのフィードバック経路を提供する。一般的に、検知トランジスタ２１８のゲートはノードＮ３における電圧を検知するように結合される。トランジスタ２１８が電圧の増大に応答すると、フィードバック経路は調整トランジスタ２６の制御電極における電圧を制御してノードＮ３における電圧を所定の電圧レベルに維持する。トランジスタ２１８のボディ端子はノードＮ３に接続され、それによって、ノードＮ３における電圧の増大によりトランジスタ２１８のしきい値電圧（ＶＴ）が低下する。ＶＴをこのように低下させることによって、トランジスタ２１８のサイズを増大させることなくトランジスタ２１８の導電性が向上する。電源電圧が０．９ボルトである１つの実施形態では、所定の電圧レベルは、ＶＳＳを上回る約３００ミリボルト（ｍＶ）であり、ここで、ＶＳＳは示されている実施形態においては接地電位にある。別の実施形態では、所定の電圧レベルは異なる。より具体的には、低電力モード中、ノードＮ３における電圧の増大によりトランジスタ２１８が導電状態になり始め、それによってノードＮ１における電圧が低減する。ノードＮ１における電圧の低減によって、トランジスタ２２０および２２２にバイアスを与え、導電状態になり始めることになる。トランジスタ２２２が導電状態となると、ノードＮ２における電圧が増大することになる。ノードＮ２における電圧の増大によって、トランジスタ２６が導電状態となり、ノードＮ３における電圧が低減することになる。したがって、調整トランジスタ２６は、ノードＮ３における電圧を、ＶＳＳを上回る所定の電圧レベルに維持する。

電源電圧は既に非常に低い（例えば、０．９ボルト）という理由、およびトランジスタのプロセスおよび電気的特性ならびに電源電圧における変動に起因して、通常モードから低電力モードに遷移するとき、回路１２のデータ状態は容易に破損しやすくなるか、または不安定になり得る。回路１２がＳＲＡＭアレイである事例では、ノードＮ３において電圧が過度に増大すると、メモリセルが不意に論理状態を変化させるほどマージンが低減する可能性がある。それゆえ、ノードＮ３における電圧が円滑に、かつ所定の電圧が接地を上回ってオーバーシュートすることが一切ないように遷移することが重要である。電圧調整器２０において、トランジスタ２２２および２２４は利得の非常に低い反転ステージを形成し、それによって、ノードＮ３における電圧遷移が過減衰される。これは、ノードＮ３における電圧が少しでもオーバーシュートした場合に損傷を受けるであろうメモリセル内で十分なマージンを維持するように機能する。ノードＮ３における任意のオーバーシュートに対応するマージンを追加することによって、仮想ＶＳＳが上昇し得るような接地を上回る所定の電圧が低減する。これによって、漏れ電流の量が増大するであろう。それゆえ、過減衰応答を有しながら（オーバーシュートがない）Ｎ３における電圧を調整するための電流の消費が小さく、同時にノードＮ３における電圧を、ＶＳＳを上回る所定の電圧レベルに維持するのに十分な利得をも有する回路を有することが望ましい。

図３は、図１のデータプロセッサ１０の低電力モードに入るための方法５０の流れ図を示す。方法５０はステップ５２において開始する。ステップ５４において、電圧調整器２２および２０をイネーブルするとともに電圧調整器２４をディセーブルすることによって低電力モードに入る。他の方法では、いずれの電圧調整器がイネーブルされるかに応じて異なる低電力モードに入ってもよい。決定ステップ５６において、プロセッサ１０が、例えば命令を実行するために起動されるべきであるか否かが判定される。答えが「いいえ」である場合、「いいえ」経路が取られてステップ５６が反復される。プロセッサ１０が起動されるべきであると判定される場合、ステップ６０までの「はい」経路が取られる。ステップ６０において、制御信号ＤＩＳＡＢＬＥ１およびＤＩＳＡＢＬＥ２をアサートすることによって調整器２２および２０がディセーブルされる。調整器２２がディセーブルされると、トランジスタ３２によってＶＶＳＳが接地電位に結合される。同様に、調整器２０がディセーブルされると、トランジスタ２８によってＶＶＶＳＳ１がＶＶＳＳに結合され、ＶＶＶＳＳ１も接地電位にある。機能ブロック１２およびキャッシュ１８は通常電源電圧によって動作している。ステップ６２において、ローカル調整器２４がイネーブルされてキャッシュ１８が低電力モードにおかれる。最低限度のデータ保持電圧を超えることを防止し、ＶＶＶＳＳ２が接地を過度に上回って引き上げられることを防止するために、調整器２４をイネーブルする前に調整器２２がディセーブルされる。ステップ６４において、機能ブロック１２がデータを処理する。１つの実施形態では、機能ブロック１２は実行ユニットであってもよく、命令を実行することによってデータを処理する。別の実施形態では、機能ブロック１２は組み合わせ論理を含んでもよい。決定ステップ６６において、プロセッサ１２がデータ処理を完了したか否かが判定される。「はい」である場合、ステップ６８までの「はい」経路が取られる。ステップ６８において、電圧調整器２４が最初にディセーブルされて、それによって、キャッシュ１８のデータが保護される。ステップ７０において、大域的調整器２２およびローカル調整器２０がイネーブルされる。上述のように、調整器２２をイネーブルすることによって、ＶＶＳＳおよびＶＶＶＳＳ１における電圧が、第１の所定の電圧レベルだけ接地を上回って引き上げられる。ローカル調整器２０をイネーブルすることによって、ＶＶＶＳＳ１が、追加の量だけ第２の所定の電圧レベルまで引き上げられる。電源電圧ＶＤＤが１．０ボルトである１つの実施形態では、所定の電圧は接地を上回る０．２ボルトである。プロセッサ１０はＶＶＶＳＳ１が引き上げられると低電力モードに戻る。ステップ５８と５６との間のループはプロセッサが再起動されてデータを処理するるまで反復される。ステップ６６においてステップ７２までの「いいえ」経路が取られる場合、これはプロセッサ動作が完了しないことを示し、キャッシュ１８がアクセスされるべきか否かが判定される。答えが「いいえ」である場合、ステップ６４に戻る「いいえ」経路が取られる。答えが「はい」である場合、ステップ７４までの「はい」経路が取られる。キャッシュ１８における電源電圧は、通常電圧に増大されなければならず、その後、キャッシュ１８は例えば読み出し動作中に信頼可能にアクセス可能となる。ステップ７４において、ローカル調整器２４は、制御信号ＤＩＳＡＢＬＥ３をアサートすることによってディセーブルされる。ステップ７６の後、キャッシュアクセスが完了する。ステップ７８において、電圧調整器２４をイネーブルすることによって、低電力モードに再び入る。

図４は、図１のデータプロセッサ１０の低電力動作モードの表を示す。図４において、調整器２０、２２、および２４のオン状態およびオフ状態がさまざまな動作モードについて示されている。図４から分かるように、通常モード中、３つの調整器のすべてがオフであり、各回路ブロックにはＶＤＤとＶＳＳとの間のフルレール電源電圧が供給される。さまざまな低電力モードにおいて、調整器２０、２２、および２４はさまざまな組み合わせにおいてオンおよびオフすることができる。例えば、キャッシュメモリ１８のためのデータ保持低電力モードにおいて、調整器２２はオンであり、一方で調整器２４はオフである。調整器２２および２４の両方が同時にオンである場合、キャッシュ１８に提供される電源電圧は低すぎて記憶されているデータを信頼可能に保持できない可能性がある。別のメモリ保持低電力モードにおいて、調整器２２はオフすることができ、一方で調整器２４はオンである。キャッシュ１８の記憶されているデータが保持されることが重要でない場合、調整器２２および２４の両方を同時にオンにすることによって、より深い非保持低電力モードに入ることができる。静的漏れ電流の最大の低減は、３つの電圧調整器すべてを同時にオンにすることによって得ることができる。

本発明を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。

本発明は特定の導電型または電位の極性に関して記載されているが、当業者には導電型および電位の極性は逆になってもよいことが理解される。
上記の実施形態のうちのいくつかは、適宜、さまざまな異なる情報処理システムを使用して具体化することができる。例えば、図１およびその説明は、例示的なデータプロセッサを記載しているが、この例示的なプロセッサは本発明のさまざまな態様の説明における有用な参照を提供するためにのみ提示されている。無論、このプロセッサの記載は説明の目的のために簡略化されており、これは、本発明に従って使用することができる多くの異なる種類の適切なプロセッサのうちのほんの１つに過ぎない。論理ブロック間の境界は例示にすぎないこと、および、代替的な実施形態は、論理ブロックもしくは回路要素を融合し、またはさまざまな論理ブロックもしくは回路に対する代替的な機能の分解を課してもよいことを、当業者は認識しよう。

さらに、上述の動作の機能間の境界は例示にすぎないことを当業者は認識しよう。複数の動作の機能を単一の動作に組み合わせることができ、かつ／または単一の動作の機能を追加の動作に分散させることができる。その上、代替的な実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

Claims (20)

1. プロセッサであって、
   第１の仮想接地端子と、
   第２の仮想接地端子と、
   前記第１の仮想接地端子に結合され、前記第１の仮想接地端子に電流を提供するための回路と、
   前記第１の仮想接地端子と前記第２の仮想接地端子との間に結合される第１の調整トランジスタと、
   前記第１の調整トランジスタに並列に結合され、前記第２の仮想接地端子を前記第１の仮想接地端子に直接接続することによって前記第１の調整トランジスタを選択的にディセーブルするための第１のディセーブルトランジスタと、
   前記第２の仮想接地端子と第１の接地端子との間に結合される第２の調整トランジスタと、
   前記第２の調整トランジスタに並列に結合され、前記第２の仮想接地端子を前記接地端子に直接接続することによって前記第２の調整トランジスタを選択的にディセーブルするための第２のディセーブルトランジスタとを備える、プロセッサ。
2. 電源電圧端子と前記第２の仮想接地端子との間に結合されるとともに、前記第１の仮想接地端子に結合される入力を有し、かつ前記第１の調整トランジスタの制御電極に結合される出力を有する第１のバイアス回路と、
   前記電源電圧端子と前記接地端子との間に結合されるとともに、前記第２の仮想接地端子に結合される入力を有し、かつ前記第２の調整トランジスタの制御電極に結合される出力を有する第２のバイアス回路とをさらに備える、請求項１に記載のプロセッサ。
3. 前記回路によって第１のノードに提供される電流は、低電力モード中に発生する漏れ電流である、請求項１に記載のプロセッサ。
4. 前記回路は電源電圧端子に結合され、前記第１の仮想接地端子における電圧は前記電源電圧端子における電圧よりも低く、接地よりも高い、請求項１に記載のプロセッサ。
5. 前記第１の仮想接地端子における電圧は前記電源電圧端子における電圧よりも低く、前記第２の仮想接地端子における前記電圧よりも高い、請求項４に記載のプロセッサ。
6. 前記回路はメモリを備え、前記メモリにおける状態の喪失が防止されるように前記第１の調整トランジスタおよび前記第２の調整トランジスタのうちの一方のみが低電力モード中にイネーブルされる、請求項１に記載のプロセッサ。
7. 前記回路はプロセッサ動作を実行する機能ブロックを備え、前記第１の調整トランジスタおよび前記第２の調整トランジスタの１つまたは複数は、低電力モード中イネーブルされる、請求項１に記載のプロセッサ。
8. 前記低電力モードを終了すると、前記第２の調整トランジスタは前記第１の調整トランジスタをディセーブルする前にディセーブルされる、請求項７に記載のプロセッサ。
9. プロセッサであって、
   第１の仮想端子と、
   第２の仮想端子と、
   第１の電源端子と、
   第２の電源端子と、
   前記第２の電源端子と前記第１の仮想端子との間に結合される回路と、
   前記第１の仮想端子と前記第２の仮想端子との間に結合される第１の電圧調整器と、
   前記第２の仮想端子と前記第１の電源端子との間に結合される第２の電圧調整器とを備え、
   前記第１の電圧調整器がイネーブルされるとき、前記第２の電源端子と前記第１の仮想端子との間の電圧は前記第２の電源端子と前記第２の仮想端子との間の電圧よりも低く、
   前記第２の電圧調整器がイネーブルされるとき、前記第２の電源端子と前記第２の仮想端子との間の電圧は前記第２の電源端子と前記第１の電源端子との間の電圧よりも低い、プロセッサ。
10. 前記第１の電圧調整器がディセーブルされているとき、前記第２の電源端子と前記第１の仮想端子との間の電圧は前記第２の電源端子と前記第２の仮想端子との間の電圧と実質的に同じであり、
    前記第２の電圧調整器がディセーブルされているとき、前記第２の電源端子と前記第２の仮想端子との間の電圧は前記第２の電源端子と前記第１の電源端子との間の電圧と実質的に同じである、請求項９に記載のプロセッサ。
11. 前記第１の電源端子は接地基準端子である、請求項９に記載のプロセッサ。
12. 前記回路はメモリを備え、低電力モード中、前記メモリの状態の喪失を防止するために前記第１の電圧調整器および前記第２の電圧調整器のうちの一方のみがイネーブルされる、請求項９に記載のプロセッサ。
13. 前記回路はプロセッサ動作を実行する機能ブロックを備え、低電力モード中、前記第１の電圧調整器および前記第２の電圧調整器のうちの１つまたは複数はイネーブルされる、請求項９に記載のプロセッサ。
14. ディープ低電力モード中、前記第１の電圧調整器および前記第２の電圧調整器の両方がイネーブルされる、請求項１３に記載のプロセッサ。
15. 前記ディープ低電力モードを終了すると、前記第２の電圧調整器は前記第１の電圧調整器をディセーブルする前にディセーブルされる、請求項１４に記載のプロセッサ。
16. プロセッサであって、
    第１の仮想電源端子と、
    第２の仮想電源端子と、
    第３の仮想電源端子と、
    第１の電源端子と、
    第２の電源端子と、
    前記第２の電源端子および前記第１の仮想電源端子の間に結合され、プロセッサ動作を実行する機能回路と、
    前記第１の仮想電源端子および前記第２の仮想電源端子の間に結合される第１の電圧調整器と、
    前記第２の電源端子および前記第３の仮想電源端子の間に結合されるメモリと、
    前記第３の仮想電源端子および前記第２の仮想電源端子の間に結合される第２の電圧調整器と、
    前記第２の仮想電源端子および前記第１の電源端子の間に結合される第３の電圧調整器とを備え、
    前記第１の電圧調整器がイネーブルされるとき、前記第２の電源端子と前記第１の仮想電源端子との間の電圧は前記第２の電源端子と前記第２の仮想電源端子との間の電圧よりも低く、
    前記第２の電圧調整器がイネーブルされるとき、前記第２の電源端子と前記第３の仮想電源端子との間の電圧は前記第２の電源端子と前記第２の仮想電源端子との間の電圧よりも低く、
    前記第３の電圧調整器がイネーブルされるとき、前記第２の電源端子と前記第２の仮想電源端子との間の電圧は前記第２の電源端子と前記第１の電源端子との間の電圧よりも低い、プロセッサ。
17. 前記第１の電圧調整器がディセーブルされているとき、前記第１の仮想電源端子は前記第２の仮想電源端子に直接接続され、
    前記第２の電圧調整器がディセーブルされているとき、前記第３の仮想電源端子は前記第２の仮想電源端子に直接接続され、
    前記第３の電圧調整器がディセーブルされているとき、前記第２の仮想電源端子は前記第２の電源端子に直接接続される、請求項１６に記載のプロセッサ。
18. 低電力モード中、前記メモリの状態の喪失を防止するために前記第２の電圧調整器および前記第３の電圧調整器のうちの一方のみがイネーブルされる、請求項１７に記載のプロセッサ。
19. ディープ低電力モード中、前記第１の電圧調整器および前記第２の電圧調整器の両方がイネーブルされる、請求項１７に記載のプロセッサ。
20. 前記ディープ低電力モードを終了すると、前記第３の電圧調整器は前記第２の電圧調整器をディセーブルする前にディセーブルされる、請求項１９に記載のプロセッサ。