CN102906665B - 具有多种低功率模式的数据处理器 - Google Patents

Abstract

一种处理器（10），包括第一虚拟端子（VVVSS1）、第二虚拟端子（VVSS）、与第一虚拟端子耦接以给第一虚拟端子提供电流的电路（12）、耦接于第一虚拟端子和第二虚拟端子之间的第一调节晶体管（26）、与第一调节晶体管（26）并行耦接以通过将第二虚拟端子直接连接至第一虚拟端子来选择性地禁用第一调节晶体管（26）的第一禁用晶体管（28）、耦接于第二虚拟端子和第一电源电压端子（VSS）之间的第二调节晶体管（34），以及与第二调节晶体管（34）并行耦接以通过将第二虚拟端子（VVSS）直接连接至第一电源电压端子（VSS）来选择性地禁用第二调节晶体管（34）的第二禁用晶体管（32）。

Description

具有多种低功率模式的数据处理器

技术领域

本公开内容一般地涉及数据处理系统，并且更特别地，涉及具有多种低功率模式的数据处理器。

背景技术

静态泄漏功率已经变成了超大规模片上系统（SoC）集成电路的功率消耗的重要部分。降低泄漏电流在延长例如手持式设备的电池寿命方面正在成为越来越重要的因素。

在手持式器件中的大部分电路在例如空闲或深度休眠模式中通常都是关闭的，大部分时间仅消耗泄漏功率。由于晶体管的泄漏电流随着几何形状不断精细的制造工艺而增大，因而使用传统的功率降低技术变得越来越难以满足芯片泄漏的目标。

当前有几种用于降低集成电路在低功率模式期间的泄漏电流的方法。一种方法包括设置“虚拟”接地端子，该虚拟接地端子能够在正常操作模式期间处于接地电位，并且然后在低功率操作模式期间提高到地电位之上以降低泄漏电流。但是，在降低系统的高速缓冲存储器的电源电压时必须维持最小的数据保持电压以避免所保存的数据的损坏。

附图说明

本发明通过示例的方式来说明，并且不受附图所限制，在附图中类似的参考符号指示类似的元件。在附图中的元件仅出于简单和清晰起见而示出，并且不一定按比例绘制。

图1以部分框图的形式和部分示意图的形式示出了根据一种实施例的数据处理器。

图2以示意图的形式示出了图1的数据处理器的电压调节器。

图3示出了进入图1的数据处理器的低功率模式的方法的流程图。

图4示出了图1的数据处理器的低功率模式的表格。

具体实施方式

总体上，本发明提供了一种数据处理器，具有一个或多个功能逻辑块以及一级或多级的高速缓冲存储器。在一种实施例中，组合逻辑块和高速缓冲存储器与电源电压端子耦接。电源端子可以选择性地与地线耦接，以达地电位之上的第一预定电压或者地电位之上的第二预定电压。第一和第二预定电压使用能够根据操作模式以及是否必须保留所保存的数据来启用和禁用的电压调节器来提供。在一种实施例中，全局电压调节器被耦接于第一虚拟接地端子和地线之间，并且被用来将第一预定电压设置于地电位之上。第一本地电压调节器被耦接于功能逻辑块和第一虚拟接地端子之间。第二本地电压调节器被耦接于高速缓冲存储器和第一虚拟接地端子之间。在第一低功率模式期间，并且如果高速缓冲存储器所存储的数据要保留，则不是第二本地电压调节器被启用就是全局电压调节器被启用，以给高速缓冲存储器提供在地电位之上的第一预定电压。在第二低功率模式期间，并且如果所存储的数据不用保留，则全局电压调节器和第二本地电压调节器被同时开启，以给高速缓冲存储器提供在地电位之上的第二预定电压。

在一个方面，本发明提供了一种处理器，包括：第一虚拟接地端子；第二虚拟接地端子；与第一虚拟接地端子耦接以给第一虚拟接地端子提供电流的电路；耦接于第一虚拟接地端子和第二虚拟接地端子之间的第一调节晶体管；与第一调节晶体管并行耦接以通过将第二虚拟接地端子直接连接到第一虚拟接地端子来选择性地禁用第一调节晶体管的第一禁用晶体管；耦接于第二虚拟接地端子和第一接地端子之间的第二调节晶体管；以及与第二调节晶体管并行耦接以通过将第二虚拟接地端子直接连接到接地端子来选择性地禁用第二调节晶体管的第二禁用晶体管。该处理器还可以包括：耦接于电源电压端子和第二虚拟接地端子之间并且具有与第一虚拟接地端子耦接的输入以及具有与第一调节晶体管的控制电极耦接的输出的第一偏置电路；以及耦接于电源电压端子和接地端子之间并且具有与第二虚拟接地端子耦接的输入以及具有与第二调节晶体管的控制电极耦接的输出的第二偏置电路。由电路提供给第一节点的电流可以是在较低功率模式期间发生的泄漏电流。该电路可以与电源电压端子耦接，其中在第一虚拟接地端子处的电压小于在电源电压端子处的电压，并且大于地电位。在第一虚拟接地端子处的电压可以小于在电源电压端子处的电压，并且大于在第二虚拟接地端子处的电压。该电路可以包括存储器，并且其中第一调节晶体管和第二调节晶体管中只有一个在较低功率模式期间被启用，从而防止在存储器中的状态丢失。该电路可以包括用于执行处理器操作的功能块，并且其中第一调节晶体管和第二调节晶体管中的一个或多个在低功率模式期间被启用。在退出低功率模式时，第二调节晶体管可以在禁用第一调节晶体管之前被禁用。

在另一种实施例中，本发明提供了一种处理器，包括：第一虚拟端子；第二虚拟端子；第一电源端子；第二电源端子；耦接于第二电源端子和第一虚拟端子之间的电路；耦接于第一虚拟端子和第二虚拟端子之间的第一电压调节器；耦接于第二虚拟端子和第一电源端子之间的第二电压调节器，其中：当第一电压调节器被启用时，在第二电源端子和第一虚拟端子之间的电压小于在第二电源端子和第二虚拟端子之间的电压，以及当第二电压调节器被启用时，在第二电源端子和第二虚拟端子之间的电压小于在第二电源端子和第一电源端子之间的电压。当第一电压调节器被禁用时，在第二电源端子和第一虚拟端子之间的电压可以基本上与在第二电源端子和第二虚拟端子之间的电压相同，以及当第二电压调节器被禁用时，在第二电源端子和第二虚拟端子之间的电压可以基本上与在第二电源端子和第一电源端子之间的电压相同。第一电源电压端子可以是接地基准端子。该电路可以包括存储器，并且其中，在低功率模式期间，第一电压调节器和第二电压调节器中只有一个可以被启用以防止存储器的状态丢失。该电路可以包括用于执行处理器操作的功能块，并且其中，在低功率模式期间，第一电压调节器和第二电压调节器中的一个或多个被启用。其中在深度低功率模式期间，第一电压调节器和第二电压调节器两者都可以被启用。在退出深度低功率模式时，第二电压调节器可以在禁用第一电压调节器之前被禁用。

在又一个方面，本发明提供了一种处理器，包括：第一虚拟电源端子；第二虚拟电源端子；第三虚拟电源端子；第一电源端子；第二电源端子；耦接于第二电源端子和第一虚拟电源端子之间用于执行处理器操作的功能电路；耦接于第一虚拟电源端子和第二虚拟电源端子之间的第一电压调节器；耦接于第二电源端子和第三虚拟电源端子之间的存储器；耦接于第三虚拟电源端子和第二虚拟电源端子之间的第二电压调节器；以及耦接于第二虚拟电源端子和第一电源端子之间的第三电压调节器，其中：当第一电压调节器被启用时，在第二电源端子和第一虚拟电源端子之间的电压小于在第二电源端子和第二虚拟电源端子之间的电压，当第二电压调节器被启用时，在第二电源端子和第三虚拟电源端子之间的电压小于在第二电源端子和第二虚拟电源端子之间的电压，以及当第三电压调节器被启用时，在第二电源端子和第二虚拟电源端子之间的电压小于在第二电源端子和第一电源端子之间的电压。当第一电压调节器被禁用时，第一虚拟电源端子可以直接连接至第二虚拟电源端子，当第二电压调节器被禁用时，第三虚拟电源端子可以直接连接至第二虚拟电源端子，以及当第三电压调节器被禁用时，第二虚拟电源端子可以直接连接至第二电源端子。在低功率模式期间，第二电压调节器和第三电压调节器中只有一个可以被启用，以防止存储器的状态丢失。在深度低功率模式期间，第一电压调节器和第二电压调节器两者都可以被启用。在退出深度低功率模式时，第三电压调节器可以在禁用第二电压调节器之前被禁用。

当提及使信号、状态位或类似的装置分别进入其逻辑真或逻辑假状态时，在本文中使用术语“断言（assert）”或“置位（set）”和“置否（negate）”（或者“取消断言（deassert）”或“清除（clear）”）。如果逻辑真状态是逻辑电平1，则逻辑假状态为逻辑电平0。以及如果逻辑真状态为逻辑电平0，则逻辑假状态为逻辑电平1。

图1以部分框图的形式和部分示意图的形式示出了根据一种实施例的数据处理器10的简化图。数据处理器10能够是任何类型的处理器，例如，微控制器、微处理器内核或数字信号处理器（DSP）。数据处理器10包括多个电路块，例如，功能块12、一级（L1）高速缓冲存储器14、寄存器16、二级（L2）和/或三级（L3）高速缓冲存储器18及电源管理单元19。为了简化数据处理器10的框图，省去了电路块之间的互连。同样地，数据处理器10的其它实施例也可以具有更多的、更少的或不同的块。同样地，在其它实施例中可以存在多个处理器10。处理器10包括全局电压调节器22和本地电压调节器20和24。全局电压调节器22包括晶体管32和34以及偏置电路36。本地电压调节器20包括晶体管26和28以及偏置电路30。本地电压调节器24包括晶体管38和40以及偏置电路42。偏置电路的实施例在后面关于图2的讨论中描述。在全局电压调节器22中，晶体管32具有与标记为“VVSS”的虚拟接地导体耦接的第一电流电极、为接收控制信号“DISABLE 2（禁用2）”而耦接的控制电极，以及与标记为“VSS”的接地导体耦接的第二电流电极。晶体管34具有与VVSS耦接的第一电流电极、控制电极以及与VSS耦接的第二电流电极。偏置电路36具有与标记为“VDD”的电源电压端子耦接的电源端子、与VSS耦接的电源端子、用于接收在晶体管34的第一电流电极处的反馈信号的输入端子，以及与晶体管34的控制电极耦接的输出。在所示出的实施例中，晶体管26、28、32、34、38和40是N沟道晶体管。在其它实施例中，晶体管26、28、32、34、38和40是另外类型的晶体管。

在电压调节器20中，晶体管26具有与功能块12耦接于标记为“VVVSS 1”的虚拟电源端子处的第一电流电极、控制端子以及与VVSS耦接的第二电流电极。晶体管28具有与功能块12耦接于虚拟电源端子VVVSS 1处的第一电流电极、为了接收来自电源管理单元19的标记为“DISABLE 1（禁用1）”的控制信号而耦接的控制电极，以及与VVSS耦接的第二电流电极。偏置电路30具有与VDD耦接的电源端子、与VVSS耦接的电源端子、为了接收来自VVVSS 1的反馈信号而耦接的输入，以及与晶体管26的控制电极耦接的输出。注意，词“虚拟”在此被用来指示给虚拟电源电压端子提供的电源电压不是固定的，而是根据操作模式改变的。

在电源调节器24中，晶体管38具有与高速缓冲存储器18耦接于电源端子VVVSS2处的第一电流电极、用于接收来自电源管理单元19的控制信号DSABLE 3的控制电极，以及与VVSS耦接的第二电流电极。晶体管40具有与高速缓冲存储器18耦接的第一电流电极、控制电极以及与VVSS连接的第二电流电极。偏置电路42具有与VDD连接的电源端子、与VVSS连接的电源端子、为了接收来自VVVSS 2反馈信号而连接的输入，以及与晶体管40的控制电极连接的输出。

处理器10的每个电路块与电源电压端子VDD耦接。电源管理单元19还与电源电压端子VSS连接。L1高速缓存14和寄存器16还与虚拟电源电压端子VVSS连接。功能块12与电源端子VVVSS 1连接，以及高速缓存18与电源端子VVVSS 2连接。根据哪些电路正在操作来将功率分配给处理器10的各个电路。同样地，还根据在数据处理器10处于低功率状态时是否有必要保留所存储的数据来分配功率。在一种实施例中，VSS与地电位连接；VVSS与地电位或者在地电位之上的第一预定电压连接。电源端子VVVSS 1与地电位、在地电位之上的第一预定电压或者在地电位之上的第二预定电压连接。电源端子VVVSS 2与地电位、在地电位之上的第一预定电压或者在地电位之上的第三预定电压连接，其中第三预定电压可以与第二预定电压相同或者不同。

一般地，控制信号DISABLE 1（禁用1）、DISABLE 2（禁用2）和DISABLE 3（禁用3）被用来升高在电路块的接地端子处的电压，以便通过降低静态泄漏电流来降低功率消耗。一般地，电压调节器被分级或者按照分级的顺序。处理器10的全部块都能够接收相同的地电位（VSS），或者在地电位之上的某一电压电平，例如，在电源端子VVSS或VVVSS 1和VVVSS 2处的电压，取决于哪些电源调节器被开启了。易失性存储器电路（例如，SRAM（静态随机存取存储器））对于可靠的数据保留具有一定的电压要求。在一种实施例中，高速缓存18被实现为SRAM，并因此具有最小的数据保留电压。因此，对于高速缓存18，必须注意确保在VVVSS 2处的电压没有上升至最小数据保留电压之上。

在正常模式期间，全部电路块都接收完全的电源电压。电源电压端子接收VDD并且全部电路块的接地端子与地电位（VSS）耦接。在所示出的实施例中，当电源管理单元19将控制信号DISABLE 1（禁用1）、DISABLE 2（禁用2）和DISABLE 3（禁用3）断言为逻辑高电压时，进入正常操作模式。晶体管26、32和38每个都是导通的，有效地禁用了电压调节器20、22和24，使得电源端子VSS、VVSS、VVVSS1和VVVSS 2全都处于地电位。

在一种低功率模式中，控制信号DISABLE 2（禁用2）被置否，并且DISABLE 1（禁用1）和DISABLE 2（禁用2）被断言。在DISABLE 2（禁用2）被置否的情况下，全局电压调节器22被启用并且被用来使VVSS升高至在地电位之上的第一预定电压。本地电压调节器20和24两者都被关闭，促使VVVSS 1和VVVSS 2两者都处于与VVSS相同的电位。当全局电压调节器22被启用时，控制信号DISABLE 2（禁用2）被置否为逻辑低电平，使得晶体管32为基本上非导通的。晶体管34由偏置电路36来偏置，从而使VVSS的电压电平增加预定的电压电平。要退出这种低功率模式并返回正常模式，控制信号DISABLE 2（禁用2）被断言为逻辑高电压。全局电压调节器22在控制信号DISABLE 2（禁用2）被断言为逻辑高电压时被禁用，使得晶体管32将VSS连接到虚拟VSS（VVSS）。具有它们与VVSS耦接的接地端子的全部电路都将与地电位耦接。

在另一种低功率模式中，全局电压调节器22关闭，并且逻辑电压调节器20和24中的任何一个或两个开启。如果高速缓存18具有最小数据保留电压，并且全局电压调节器22将被开启，则本地电压调节器24必须在全局电压调节器22开启之前首先关闭，以防止超过最小数据保留电压。如果功能块12没有数据保留问题，则电压调节器22和20能够同时开启。

在深度低功率模式中，电压调节器20、22和24全都同时开启，以使静态泄漏电流最大额度地降低。但是，当处理器10处于深度低功率模式中时，有可能将不会维持高速缓存18的最小数据保留电压。注意，在图4中概括了数据处理器10的操作模式。

图2以示意图的形式示出了根据一种实施例的在图1中的数据处理器10的电压调节器20。电压调节器20包括禁用晶体管28、调节晶体管26和偏置电路30。偏置电路30包括感测晶体管218、负载晶体管220以及晶体管222和224。晶体管222和224被耦接在一起以形成反相级221。晶体管26、28、218和224是N型MOS（金属氧化物半导体）晶体管，而晶体管220和222是实现于集成电路之上的P型MOS晶体管。在一种实施例中，电压调节器20被使用CMOS（互补金属氧化物半导体）晶体管实现于绝缘体上硅（SOI）基板上。在其它实施例中，电压调节器20能够使用不同的晶体管类型实现于另外类型的基板上。在所示出的实施例中，电压调节器22和24是与电压调节器20相同的。在另一种实施例中，电压调节器20、22和24可以使用不同类型的电压调节器电路，并且可以是彼此不同的。

在低功率模式期间获益于泄漏降低的任何类型的电路都能够与内部节点N3（VVVSS 1）耦接。例如，该电路能够是一个或多个逻辑电路或者多个存储单元，或者逻辑和存储器的组合。在一种实施例中，该电路是静态随机存取存储器（SRAM）单元（例如，高速缓存18）的阵列。如图1所示，功能块12能够是任何类型的电路。在一种实施例中，功能块12是组合逻辑。当功能块12处于低功率模式时，将会出现标记为“I”的泄漏电流。在一种实施例中，VDD是等于大约0.9伏的正电源电压，并且VVSS能够是地电位或者在地电位之上的预定电压，取决于电压调节器20和22开启还是关闭。注意，特定的电压电平对于描述该实施例而言并不重要。在另一种实施例中，VDD可以是地电位，而VVSS是负的。同样地，在其它实施例中，电源电压可以是任意电压。在低功率模式期间，在VVSS端子处的电压被提高到地电位之上，以降低功能块12的泄漏电流。

禁用晶体管26具有与节点N3（VVVSS 1）连接的第一电流电极、为了接收禁用信号DISABLE 1（禁用1）而连接的控制电极，以及与电源电压端子VVSS连接的第二电流电极。感测晶体管218具有与节点N1连接的第一电流电极、都与节点N3连接的控制电极和主体端子，以及与VVSS连接的第二电流电极。在其它实施例中，晶体管218的主体端子可以与另一个节点（例如，VVSS）连接。负载晶体管220具有与电源电压端子VDD连接的第一电流电极、都与晶体管218的第一电流电极连接于节点N1处的控制电极和第二电流电极。P沟道晶体管222具有与VDD连接的第一电流电极、与晶体管220的控制电极连接的控制电极以及第二电流电极。晶体管224具有与晶体管222的第二电流电极连接的第一电流电极、与晶体管222的第二电流电极连接的控制电极，以及与VVSS连接的第二电流电极。调节晶体管26具有与晶体管28的第一电流电极连接的第一电流电极、与晶体管224的控制电极连接于节点N2处的控制电极，以及与VVSS连接的第二电流电极。N沟道晶体管26、28和224的主体端子（未示出）与VVSS连接，而P沟道晶体管220和222的主体端子（未示出）与VDD连接。

在操作的正常模式期间，电路12（图1）是活动的并且在VDD处接收正常的操作电源电压。禁用信号DISABLE 1（禁用1）被断言为逻辑高电平，以使晶体管26变为导通，从而将节点N3连接至VVSS使得节点N3基本上处于VSS。晶体管218是基本上非导通的，因为节点N3基本上处于VSS电位。节点N1处于VDD电位，使得晶体管220和222为基本上非导通的。节点N2处于VSS电位使得晶体管224和226是基本上非导通的。因为偏置电路30的晶体管218、220、222和224是非导通的，所以它们的电流被降低到泄漏级别。

在低功率模式期间，禁用信号DISABLE 1（禁用1）被置否为逻辑低电压，促使晶体管28成为基本上非导通的。在图2中标记为“I”的泄漏电流将促使节点N3处的电压升高。晶体管220、222和224提供了从节点N1到节点N2的反馈通路。一般地，感测晶体管218的栅极被耦接以感测节点N3处的电压。当晶体管218响应于不断增大的电压时，反馈通路控制着在调节晶体管26的控制电极处的电压，以使在节点N3处的电压维持于预定的电压电平。晶体管218的主体端子与节点N3连接，使得在节点N3处不断增大的电压降低了晶体管218的阈值电压（VT）。以这种方式来降低VT在没有增大晶体管218的尺寸的情况下提高了晶体管218的电导率。在调电源电压为0.9伏的一种实施例中，预定电压电平为在VSS之上大约300毫伏（mV），其中VSS在所示出的实施例中处于地电位。在另一种实施例中，预定电压电平是不同的。更特别地，在低功率模式期间，在节点N3处不断增大的电压将促使晶体管218开始变为导通的，从而降低在节点N1处的电压。在节点N1处不断降低的电压将使晶体管220和222偏置，以开始变为导通的。当晶体管222变为导通时，在节点N2处的电压将增大。在节点N2处不断增大的电压将促使晶体管26成为导通的，并且降低节点N3处的电压。从而，调节晶体管26将使节点N3处的电压维持于VSS之上的预定电压电平。

因为电源电压已经很低（例如，0.9伏），并且由于工艺的变化以及晶体管和电源电压的电特性，当从正常模式转变为低功率模式时，电路12的数据状态可以变为容易损坏或不稳定的。在电路12为SRAM阵列的情况下，使节点N3处的电压增加过多能够减小存储单元非有意地改变逻辑状态的点的裕量。因此，重要的是在节点N3处的电压平缓地转变并且不超过在地电位之上的预定电压。在电压调节器20中，晶体管222和224形成很低的增益反相级，使得在节点N3处的电压转变受到过度抑制。这起着在存储单元内保持足够裕量的作用，否则如果在节点N3处的电压具有任意超调量，则会损害该存储单元。增加裕量以容纳节点N3处的任何超调量会降低在地电位之上的预定电压，使得虚拟的VSS能够上升。这会增加泄漏电流的大小。因此，所希望的是具有这样的电路：消耗小的电流来调节N3处的电压，同时具有过度抑制的响应（无超调量），同时还具有足够的增益来使在节点N3处的电压维持于VSS之上的预定电压电平。

图3示出了进入图1的数据处理器10的低功率模式的方法50的流程图。方法50从步骤52开始。在步骤54，通过启用电压调节器22和20并且禁用电压调节器24来进入低功率模式。在其它方法中，可以根据哪些电压调节器被启用来进入不同的低功率模式。在决定步骤56，确定是否将要激活处理器10来例如执行指令。如果回答为否（NO），则选用否路径，并且重复步骤56。如果确定应当激活处理器10，则选用是路径，转到步骤60。在步骤60，通过断言控制信号DISABLE 1（禁用1）和DISBLE 2（禁用2）来禁用调节器22和20。当调节器22被禁用时，VVSS通过晶体管32与地电位耦接。类似地，当调节器20被禁用时，VVVSS 1通过晶体管28与VVSS耦接，并且VVVSS 1同样处于地电位。功能块12和高速缓存18以正常的电源电压来操作。在步骤62，本地调节器24被启用以将高速缓存18置于低功率模式。调节器22在启用调节器24之前被禁用，以防止VVVSS 2升高为过大地超过地电位，从而防止最小数据保持电压被超过。在步骤64，功能块12处理数据。在一种实施例中，功能块12可以是执行单元并且通过执行指令来处理数据。在另一种实施例中，功能块12可以包括组合逻辑。在决定步骤66，确定处理器12是否已完成处理数据了。如果是，则选用是路径，转到步骤68。在步骤68，电压调节器24首先被禁用，从而保护高速缓存18的数据。在步骤70，全局调节器22和本地调节器20被启用。如上所述，启用调节器22促使在VVSS和VVVSS 1处的电压升高到地电位之上，达第一预定电压电平。启用本地调节器20促使VVVSS 1升高附加的量，达第二预定电压电平。在电源电压VDD为1.0伏的一种实施例中，预定电压为超过地电位0.2伏。当VVVSS 1已升高时，处理器10返回低功率模式。在步骤58和56之间的环路被重复，直到处理器被重新激活来处理数据。如果在步骤66，选用否路径，转到步骤72，则表明处理器操作尚未完成，并且确定是否应当访问高速缓存18。如果答案为否，则选用否路径，回到步骤64。如果答案为是，则选用是路径，转到步骤74。在能够可靠地访问高速缓存18之前（例如，在读操作期间），必须将在高速缓存18处的电源电压提高到正常电压。在步骤74，通过断言控制信号DISABLE 3（禁用3）来禁用本地调节器24。在步骤76之后，高速缓存访问被完成。在步骤78，通过启用电压调节器24来重新进入低功率模式。

图4示出了图1的数据处理器10的低功率操作模式的表格。在图4中，示出了各种操作模式的调节器20、22和24的开启（on）和关闭（off）状态。如同能够在图4中看出的，在正常模式期间，所有三个调节器都是关闭的，并且给每个电路块供应在VDD和VSS之间的完全干线电源电压。在各种低功率模式中，调节器20、22和24在各种组合中能够是开启和关闭的。例如，在用于高速缓冲存储器18的数据保留的低功率模式中，调节器22开启，而调节器24关闭。如果调节器22和24两者都同时开启，则给高速缓存18提供的电源电压有可能过低而无法可靠地保留所保存的数据。在另一种存储器保留的低功率模式中，调节器22能够是关闭的，而调节器24是开启的。如果保留高速缓存18所保存的数据是不重要的，则能够通过同时开启调节器22和24两者而进入更深的非保留的低功率模式。能够通过同时开启全部三个电压调节器而获得最大的静态泄漏电流降低。

因为在极大的程度上，用于实现本发明的装置包括本领域技术人员已知的电子构件和电路，所以除了如同以上被认为是必要的之外，将不会解释更多的电路细节，以便于对本发明的基础概念的理解和掌握以及避免使本发明的教导变得混淆或者分散读者对本发明的教导的注意力。

虽然本发明已经关于具体的导电类型或电位极性进行了描述，但是本领域技术人员应当意识到，导电类型和电位极性是可以反转的。

如果适用，上述实施例中的一些可以使用各种不同的信息处理系统来实现。例如，虽然图1及其有关讨论描述了一种示例性的数据处理器，但是该示例性的处理器仅仅为了在讨论本发明的各种方面中提供有用的参考而给出。当然，关于处理器的描述已经出于讨论起见被简化了，并且它只是根据本发明可以使用的许多不同类型的适用处理器中的一种。本领域技术人员应当意识到，在逻辑块之间的分界仅仅是说明性的，并且可替换的实施例可以合并逻辑块或电路元件或者将可替换的功能分解强加于各种逻辑块或电路元件之上。

而且，本领域技术人员应当意识到，在上述操作的功能之间的分界仅仅是说明性的。多个操作的功能可以结合成单个操作，和/或单个操作的功能可以被分配于附加的操作中。而且，可替换的实施例可以包括特定操作的多个实例，并且在其它各种实施例中可以改变操作的顺序。

虽然本发明在此参照具体的实施例来描述，但是在不脱离在权利要求书所阐明的本发明的范围的情况下，能够进行各种修改和改动。因此，本说明书和图形应当被看作是说明性的，而不是限制性，并且所有此类修改应当包含于本发明的范围之内。任何好处、优点或者在此参照具体实施例所描述的问题的解决方案都不应被看作是任意或所有保护范围的关键的、必要的或本质的特征或元素。

在此所使用的术语“耦接的”不应仅限于直接耦接或机械耦接。

而且，在此所使用的术语“一（a）”或“一个（an）”被限定为一个或多个。此外，即使在相同的权利要求包括引入性短语“一个或多个”或“至少一个”和不定冠词（例如，“一（a）”或“一个（an）”）时，引入性短语（例如，“至少一个”和“一个或多个”）的使用也不应被理解为暗示着通过不定冠词“一（a）”或“一个（an）”所实现的另一个权利要求元件的引入将含有该引入的权利要求元件的任意特定的权利要求限制于仅含有一个该元件的发明。对于定冠词的使用同样如此。

除非另有说明，诸如“第一”和“第二”之类的术语被用来任意地区分此类术语所描述的元件。因而，这些术语并不一定是要指示此类元件的时间先后或其它次序。

Claims (20)

1.一种处理器，包括：

第一虚拟接地端子；

第二虚拟接地端子；

耦接于电源电压端子与所述第一虚拟接地端子之间的电路，用于给所述第一虚拟接地端子提供电流；

耦接于所述第一虚拟接地端子和所述第二虚拟接地端子之间的第一调节晶体管；

与所述第一调节晶体管并行耦接的第一禁用晶体管，用于通过将所述第二虚拟接地端子直接连接到所述第一虚拟接地端子来选择性地禁用所述第一调节晶体管；

耦接于所述第二虚拟接地端子和第一接地端子之间的第二调节晶体管；以及

与所述第二调节晶体管并行耦接的第二禁用晶体管，用于通过将所述第二虚拟接地端子直接连接到所述第一接地端子来选择性地禁用所述第二调节晶体管。

2.根据权利要求1所述的处理器，还包括：

第一偏置电路，被耦接于电源电压端子和所述第二虚拟接地端子之间，并且具有与所述第一虚拟接地端子耦接的输入以及具有与所述第一调节晶体管的控制电极耦接的输出；以及

第二偏置电路，被耦接于所述电源电压端子和所述第一接地端子之间，并且具有与所述第二虚拟接地端子耦接的输入以及具有与所述第二调节晶体管的控制电极耦接的输出。

3.根据权利要求1所述的处理器，其中由所述电路给所述第一虚拟接地端子提供的电流是在较低功率模式期间发生的泄漏电流。

4.根据权利要求1所述的处理器，其中在所述第一虚拟接地端子处的电压小于在所述电源电压端子处的电压，并且大于地电位。

5.根据权利要求4所述的处理器，其中在所述第一虚拟接地端子处的电压小于在所述电源电压端子处的电压，并且大于在所述第二虚拟接地端子处的电压。

6.根据权利要求1所述的处理器，其中所述电路包括存储器，并且其中所述第一调节晶体管和所述第二调节晶体管中只有一个在较低功率模式期间被启用，从而防止在所述存储器内的状态丢失。

7.根据权利要求1所述的处理器，其中所述电路包括用于执行处理器操作的功能块，并且其中所述第一调节晶体管和所述第二调节晶体管中的一个或多个在低功率模式期间被启用。

8.根据权利要求7所述的处理器，其中在退出所述低功率模式时，所述第二调节晶体管在禁用所述第一调节晶体管之前被禁用。

9.一种处理器，包括：

第一虚拟端子；

第二虚拟端子；

第一电源端子；

第二电源端子；

耦接于所述第二电源端子和所述第一虚拟端子之间的电路；

耦接于所述第一虚拟端子和所述第二虚拟端子之间的第一电压调节器；

耦接于所述第二虚拟端子和所述第一电源端子之间的第二电压调节器，其中：

当所述第一电压调节器被启用时，在所述第二电源端子和所述第一虚拟端子之间的电压小于在所述第二电源端子和所述第二虚拟端子之间的电压，以及

当所述第二电压调节器被启用时，在所述第二电源端子和所述第二虚拟端子之间的电压小于在所述第二电源端子和所述第一电源端子之间的电压。

10.根据权利要求9所述的处理器，其中：

当所述第一电压调节器被禁用时，在所述第二电源端子和所述第一虚拟端子之间的电压基本上与在所述第二电源端子和所述第二虚拟端子之间的电压相同，以及

当所述第二电压调节器被禁用时，在所述第二电源端子和所述第二虚拟端子之间的电压基本上与在所述第二电源端子和所述第一电源端子之间的电压相同。

11.根据权利要求9所述的处理器，其中所述第一电源电压端子是接地基准端子。

12.根据权利要求9所述的处理器，其中所述电路包括存储器，并且其中，在低功率模式期间，所述第一电压调节器和所述第二电压调节器中只有一个被启用以防止所述存储器的状态丢失。

13.根据权利要求9所述的处理器，其中所述电路包括用于执行处理器操作的功能块，并且其中，在低功率模式期间，所述第一电压调节器和所述第二电压调节器中的一个或多个被启用。

14.根据权利要求13所述的处理器，其中在深度低功率模式期间，所述第一电压调节器和所述第二电压调节器二者都被启用。

15.根据权利要求14所述的处理器，其中，在退出所述深度低功率模式时，所述第二电压调节器在禁用所述第一电压调节器之前被禁用。

16.一种处理器，包括：

第一虚拟电源端子；

第二虚拟电源端子；

第三虚拟电源端子；

第一电源端子；

第二电源端子；

耦接于所述第二电源端子和所述第一虚拟电源端子之间的用于执行处理器操作的功能电路；

耦接于所述第一虚拟电源端子和所述第二虚拟电源端子之间的第一电压调节器；

耦接于所述第二电源端子和所述第三虚拟电源端子之间的存储器；

耦接于所述第三虚拟电源端子和所述第二虚拟电源端子之间的第二电压调节器；以及

耦接于所述第二虚拟电源端子和所述第一电源端子之间的第三电压调节器，其中：

当所述第一电压调节器被启用时，在所述第二电源端子和所述第一虚拟电源端子之间的电压小于在所述第二电源端子和所述第二虚拟电源端子之间的电压，

当所述第二电压调节器被启用时，在所述第二电源端子和所述第三虚拟电源端子之间的电压小于在所述第二电源端子和所述第二虚拟电源端子之间的电压，以及

当所述第三电压调节器被启用时，在所述第二电源端子和所述第二虚拟电源端子之间的电压小于在所述第二电源端子和所述第一电源端子之间的电压。

17.根据权利要求16所述的处理器，其中：

当所述第一电压调节器被禁用时，所述第一虚拟电源端子与所述第二虚拟电源端子直接连接，

当所述第二电压调节器被禁用时，所述第三虚拟电源端子与所述第二虚拟电源端子直接连接，以及

当所述第三电压调节器被禁用时，所述第二虚拟电源端子与所述第二电源端子直接连接。

18.根据权利要求17所述的处理器，其中，在低功率模式期间，所述第二电压调节器和所述第三电压调节器中只有一个被启用以防止所述存储器的状态丢失。

19.根据权利要求17所述的处理器，其中，在深度低功率模式期间，所述第一电压调节器和所述第二电压调节器二者都被启用。

20.根据权利要求19所述的处理器，其中，在退出所述深度低功率模式时，所述第三电压调节器在禁用所述第二电压调节器之前被禁用。