CN101312343A - 用于在低电压域断电时防止电流泄漏的设备和方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 16
- 230000007704 transition Effects 0.000 claims abstract description 26
- 238000012546 transfer Methods 0.000 claims description 20
- 230000007423 decrease Effects 0.000 claims description 11
- 230000000630 rising effect Effects 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 7
- 230000000712 assembly Effects 0.000 claims 2
- 238000000429 assembly Methods 0.000 claims 2
- 238000013461 design Methods 0.000 description 7
- 230000003213 activating effect Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 230000008676 import Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000004891 communication Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000009466 transformation Effects 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
本发明提供一种用于在低电压域断电时防止电流泄漏或直流电流的设备和方法。其中包括连接在低电压域与高电压域之间的电压转变电路。此电压转变电路包括用于在所述低电压域断电时防止电流泄漏的电路组件。
Description
技术领域
本发明涉及电压转变电路，且更明确地说，涉及适合于功率节省的电压转变电路。
背景技术
随着芯片(例如，微处理器、图形芯片)内晶体管数目增加，且随着使用这些芯片的电子装置按比例缩小(例如)以获得较强移动性，已经越来越需要减小芯片上功率消耗。历史上，已经通过积极地按比例减少电源电压来实现芯片的低功率消耗目标。
为了进一步降低总体功率消耗，许多芯片设计还包括两个或两个以上不同电源域。举例来说，可通过将芯片内的非关键区块连接到低电源域中的较低电源电压来将所述区块设计成消耗最少量的能量。在同一芯片内，可将需要与高功率域相关联的稳定性的时序关键区块设计成使用较高电源电压。通常，使用电压电平移位器来将高电源域中的电压转换成低电源域中的电压，且反之亦然。
图1展示根据现有技术的具有缓冲器形式的电平移位器100。如图所示，从高电压域(例如，VDDH域)接收输入信号，且将输出信号引导到低电压域(例如，VDDL域)。当输入信号为0(见状态102)时，激活晶体管P1和N2且停用晶体管N1和P2。另一方面，当输入信号为VDDH(见状态104)时，激活晶体管N1和P2且停用晶体管P1和N2。为此，所说明的缓冲器能够充当用于将信号从VDDH域转换到VDDL域的电平移位器。
图2展示根据现有技术的适合于将输入信号从VDDL域转换到VDDH域的具有缓冲器形式的电平移位器200。类似于图1的电平移位器100，当输入信号为0(见状态202)时，激活晶体管P1和N2且停用晶体管N1和P2。另外，当输入信号为VDDL(见状态104)时，激活晶体管N1和P2且停用晶体管N2。
然而，依据VDDH的值、VDDL的值和装置阈值电压(Vth)而部分激活或完全激活晶体管P1。在一个实例中，VDDL＝0.8V±10％，VDDH＝1V±10％，且Vth＝200mV-350mV。在此情况下，最坏情况涉及VDDL＝0.72V、VDDH＝1.1V且Vth＝200mV的情形。对于晶体管P1，源极电压为1.1V且栅极电压为0.72V，其中差值为380mV，这大于阈值电压200mV。因此，在此情形下，晶体管P1被完全激活。由于晶体管P1和N1被完全激活，所以在VDDH与接地之间存在DC电流路径206，其消耗大量功率。
图3展示根据现有技术的适合于在将信号从VDDL域转换到VDDH域时避免DC电流流动的缓冲器型电平移位器300。如图所示，电平移位器300包括来自VDDL域的互补双轨输入IN和INB。当IN＝VDDL且INB＝0时，晶体管N2和P1被激活，接触点b＝0，接触点a＝VDDH，OUT＝VDDH，且晶体管N1和P2被停用。另一方面，当IN＝0且INB＝VDDL时，晶体管N1和P2被激活，晶体管N2和P1被停用，接触点b＝VDDH，接触点a＝0，且OUT＝0。通过此设计，没有DC电流流经VDDH到达接地。
然而，此类设计要求数百个信号从VDDL域转换到VDDH域。为此，双轨输入IN和INB要求路由两倍数目的信号。遗憾的是，此类设计因此受成本限制。
图4展示根据现有技术的单轨输入电平移位器400，其解决了双轨输入电平移位器(例如，见图3)所具有的问题。如图所示，提供单轨输入以增加功率节省。可参考2006年11月13日申请的申请号为11/559，155的共同待决申请案找到关于此单轨输入电平移位器400的更多信息，所述申请案以引用的方式并入本文中。
遗憾的是，前述电平移位器均不能适应出于额外功率节省的目的而使VDDL域断电的情形。具体地说，通常希望在不需要使用VDDL域时使其断电。为了实现此断电，可切断VDD，使得VDDL域内部的任何节点在未知值处浮动。如现在将陈述，在尝试此VDDL域断电时产生一些问题。
图5展示根据现有技术的反相器500，其说明使低电压域断电所具有的一个问题。在断电期间，VDD被切断且所有内部节点均以未知值浮动。如果反相器500的输入信号IN来自断电的区块，那么输入信号IN可以是任何值。然而，如果IN＝VDD/2，那么晶体管P1和N1被激活，从而允许DC电流502流经晶体管P1和N1。
图6展示根据现有技术的两输入“或”门600，其解决使低电压域断电所具有的问题。如图所示，两输入“或”门可经配置以用于断电控制以及避免由浮动输入信号导致的DC电流。将输入信号IN展示为浮动输入，且还提供断电信号PD。在正常操作模式期间，PD＝0且OUT＝IN。在断电模式下，PD＝VDD且PMOS晶体管P2被停用。另外，不管输入信号IN怎样，OUT＝VDD且不存在DC电流流动。
迄今，持续需要解决断电模式期间的此类问题。举例来说，在图4的电平移位器400的情况下，如果VDDL区块处于断电模式下，那么VDDL_REF和输入信号IN可以是介于0与VDDL之间的任何值。在操作的一个实例中，假定IN＝VDDL/2且VDDL_REF＝VDDL。由于VDDH-Vthp＞VDDL/2＞Vthn，所以晶体管P2、P3和N2被激活，且有DC电流流经晶体管P2、P3和N2。此外，接触点b可能约为VDDH/2，且因此致使DC电流流经相关联的输出反相器。
发明内容
本发明提供一种用于在低电压域断电时防止电流泄漏或直流电流的设备和方法。其中包括连接在低电压域与高电压域之间的电压转变电路。此电压转变电路包括用于在低电压域断电时防止电流泄漏的电路组件。
附图说明
图1展示根据现有技术的具有缓冲器形式的电平移位器。
图2展示根据现有技术的适合于将输入信号从VDDL域转换到VDDH域的具有缓冲器形式的电平移位器。
图3展示根据现有技术的适合于在将信号从VDDL域转换到VDDH域时避免DC电流流动的缓冲器型电平移位器。
图4展示根据现有技术的单轨输入电平移位器，其解决双轨输入电平移位器(例如，见图3)所具有的问题。
图5展示根据现有技术的反相器，其说明使低电压域断电所具有的一个问题。
图6展示根据现有技术的双“或”门，其解决使低电压域断电所具有的问题。
图7是根据实施例的具有电压电平移位器的处理器/芯片的示意图，所述电压电平移位器经配置以将来自低电压域(“VDDL域”)的电源电压转换成高电压域(“VDDH域”)的电源电压。
图8展示根据一个实施例的单轨电平移位器电路，其用于在使低电压域断电时防止电流泄漏。
图9A到图9C说明在不同模式的情况下且具有不同输入/输出组合的图8的单轨电平移位器电路。
图10是根据一个实施例展示电平移位器电路的操作的信号图，所述电平移位器电路用于在将低电压域断电时防止电流泄漏。
图11到图12展示根据一个实施例的不同单轨电平移位器电路，其用于在低电压域断电时防止电流泄漏。
图13说明其中可实施各个先前实施例的各种结构和/或功能性的示范性系统。
具体实施方式
图7是根据实施例的具有电压电平移位器720的处理器/芯片700的示意图，所述电压电平移位器720经配置以将来自低电压域(“VDDL域”)710的电源电压转换成高电压域(“VDDH域”)730的电源电压。VDDL域的电源电压可称为“VDDL电源电压”，且VDDH域的电源电压可称为“VDDH电源电压”。
具体地说，电压电平移位器720可经配置以将VDDL转换成VDDH，且将VDDL域730的接地电压(“低域接地电压”)转换成VDDH域710的接地电压(“高域接地电压”)。电压电平移位器720在处于第一状态下时将低域接地电压转换成高域接地电压，且在处于第二状态下时将VDDL转换成VDDH。尽管在此实施例中，低域接地电压和高域接地电压是共用接地电压(“GND”或“接地”)，但在其它实施例中，低域接地电压和高域接地电压可以是不同的电压。
在使用中，当输入电压从接地改变为VDDL时，可触发电压电平移位器720从第一状态改变为第二状态。同样，当输入电压从VDDL改变为接地时，可触发电压电平移位器720从第二状态改变为第一状态。请注意，第一状态和第二状态的指定是不暗示次序的任意指定。
VDDL和VDDH域内的电源电压可依据应用和所采用的处理技术而显著变化。典型处理技术内的VDDL和VDDH域的电压实例是VDDL为0.8V±10％且VDDH为1V±10％。n型晶体管的与这些电压域对应的示范性阈值电压可介于200mV到350mV之间，且P型晶体管的针对这些电压域的示范性阈值电压可介于-350mV到-20mV之间。电压域和阈值电压的变化(例如，范围)可由(例如)处理变化、温度改变等造成。
如图7所示，电压电平移位器720具有经配置以从VDDL域710接收VDDL电源电压的输入740。在一个实施例中，输入740可包括单轨输入，但当然预期其中预期额外轨输入的其它实施例。
VDDL电源电压在由电压电平移位器720转换到VDDH域时可作为VDDH电源电压在电压电平移位器720的输出750上输出。具体地说，可使用电压电平移位器720的电压转变电路722和反相器724来对在输入740上接收到的VDDL电源电压进行转换。当在反相器724的输入上接收到电压转变电路722的输出726时对其进行反相。尽管图7中未展示，但可通过例如VDDH和接地的电源电压来对电压电平移位器720进行供电。
尽管图7展示处理器/芯片700只具有将单个低电压域710转换成单个高电压域730的单个电压电平移位器720，但在一些实施例中，可将处理器/芯片700设计成包括一个以上电压电平移位器720、低电压域710和/或高电压域730。举例来说，可使用具有不同类型(例如，不用电压移位能力)的多个电压电平移位器来使电压在不同低电压域和/或高电压域之间转换。
继续参看图7，电压电平移位器720进一步包括电路组件760，其用于在VDDL域710断电时(例如，在断电模式下等)防止电流泄漏或直流电流。在本描述的上下文中，应将此电流泄漏或直流电流防止解释为部分或完全防止，使得电流泄漏被减少或至少部分减少。通过以此方式减少前述电流泄漏，可在VDDL域710断电时提供功率节省。在一个实施例中，可在电压电平移位器720处于操作模式和断电模式下时提供此特征，如将变得显而易见。
作为选项，此电路组件760可接收至少一个断电输入762，其用于指示VDDL域710是否处于断电模式下。在一个可能的实施例中，所述断电输入762可由结合VDDL域710使用的多个电压电平移位器720共享。举例来说，预期一个实施例，其中断电输入762由结合VDDL域710使用的所有电压电平移位器720共享。另外，当VDDL域710断电时，VDDL功率的一部分可用于断电信号，如下文将更详细陈述。
现将陈述关于各种可选结构和特征的更具说明性的信息，可或可不用所述各种结构和特征来实施先前框架，根据用户需要。应强调的是，出于说明目的来陈述以下信息且不应将其解释为以任何方式进行限制。以下特征中的任一者可在排除或不排除所描述的其它特征的情况下视情况并入。
图8展示根据一个实施例的单轨电平移位器电路800，其用于在低电压域断电时防止电流泄漏。作为选项，本电平移位器电路800可在图7的处理器/芯片700的情况下实施。然而，当然，电平移位器电路700可在任何所需环境下实施。还应注意，前述定义可在本描述期间应用。
如图所示，电压电平移位器800可经配置以将VDDL域的VDDL电源电压转换成VDDH域的VDDH电源电压。电压电平移位器800包括具有输出接触点的电压转变电路，所述输出接触点可连接到反相器802的输入。反相器的输出可以是电压电平移位器800的输出。
电压转变电路包括输入上升转变电路810和输入下降转变电路820。在此实施例中，电压转变电路的单轨输入(其也是电压电平移位器800的输入)可以所示方式连接到输入上升转变电路810并连接到输入下降转变电路820。
可在单轨输入上接收VDDL域的VDDL电源电压。VDDL电源电压在被电压电平移位器800转换到VDDH域时可作为VDDH电源电压在电压电平移位器800的输出上输出。所述单轨输入可称为单轨输入节点或输入节点，且所述输出可称为输出节点。
电压电平移位器800的电压转变电路可经配置以从第一状态改变为第二状态，且反之亦然，电压电平移位器800的单轨输入改变(例如，从VDDL改变为接地电压)。具体地说，当单轨输入从接地上升到VDDL时，电压转变电路的输入上升转变电路810触发从第一状态到第二状态的改变。当单轨输入从VDDL下降到接地时，电压转变电路的输入下降转变电路820触发从第二状态到第一状态的改变。
如图所示，输入下降转变电路820包括n型晶体管N1，其漏极在第一接触点a处连接到p型晶体管P1的漏极。P1晶体管的源极连接到VDDH。N1晶体管的源极连接到单轨输入IN，且N1晶体管的栅极连接到反向断电输入(PDB)，而不是VDDL参考电压。
输入上升转变电路810包括n型晶体管N2，其栅极连接到单轨输入IN且其源极连接到接地电压(也可称为接地电压节点)。N2晶体管的漏极连接到输出接触点。输出接触点连接到P1晶体管的栅极作为反馈连接，所述反馈连接可称为输入上升反馈连接。
P型晶体管P2的漏极连接到输出接触点且其栅极连接到输入下降转变电路820的接触点a。输入上升转变电路810还具有与P2晶体管串联连接的第三P型晶体管P3。所述P3晶体管的漏极连接到第二P型晶体管P2的源极。另外，P3晶体管的栅极连接到单轨输入IN。
为了在低电压域断电模式期间提供功率节省，进一步提供第三n型晶体管N3，其栅极连接断电输入(PD)。在使用中，在断电操作期间，PD和PDB可以是来自VDDL域的仅有的不浮动的信号。
N3晶体管的源极进一步连接到接地电压且其漏极进一步连接到输出接触点。而且，提供第四p型晶体管P4，其栅极连接断电输入PD，源极连接到P3晶体管的漏极，且漏极连接到高电压域的VDDH电压。在使用中，此类电路组件适合于在低电压域断电时防止直流电流。
电压电平移位器800因此提供两个引脚以接受断电输入信号和断电输入信号(其指示低电压域处于断电模式下)。断电输入PD接收来自VDDL域的相关联信号。另外，反向断电输入PDB接收来自VDDL域的反相断电输入信号。如图所示，N1晶体管的栅极连接到反向断电输入PDB。而且，N3和P4晶体管以所说明方式连接到断电输入PD。
在一个实施例中，所述断电输入信号所述断电输入信号可能未必是时序关键的，且因此可连接到数百个电平移位器或更多。因此，在一个实施例中，假定存在1000个信号从VDDL域转到VDDH域，那么只必须路由1002(1000+2)个信号。表1说明与电压电平移位器800相关联的各种示范性操作模式。
表1
正常模式 断电模式
PD 0 VDDL
PDB VDDL 0
IN 0/VDDL X
OUT 0/VDDH VDDH
如图所示，在正常操作模式下，PD＝0且PDB＝VDDL。当IN＝0时，OUT＝0。另外，当IN＝VDDL时，OUT＝VDDH。在处于断电模式下时，PD＝VDDL且PDB＝0(不管输入IN的值如何)时，OUT＝VDDH。
图9A到图9C说明在不同模式的情况下且具有不同输入/输出组合的图8的单轨电平移位器电路800。参看图9A，将电平移位器展示为处于正常模式下，其中PD＝0且PDB＝VDDL。反向断电输入PDB代替VDDL参考电压起作用。另外，N3晶体管被停用且P4晶体管被激活。进一步展示这样的事实：IN＝VDDL，N2晶体管被激活，接触点b＝0，且OUT＝VDDH。
在使用中，在此模式操作期间，依据VDDL的值、VDDH的值和P3晶体管的阈值电压而部分激活或完全激活P3晶体管。N2晶体管的大小可确保可将接触点b下拉到0，即使P3晶体管被全部激活。使用P2和P1晶体管来切断DC电流，所述DC电流原本会流经均被激活的P3和N2晶体管。由于b＝0，因而P1晶体管被激活并将接触点a上拉到VDDH。P2晶体管的源极和栅极两者均为VDDH，因此P2晶体管被停用且没有DC电流从VDDH流到接地。另外，N1晶体管的漏极为VDDH，且N1晶体管的栅极和源极两者均为VDDL，使得N1晶体管被停用。
现参看图9B，将电平移位器展示为在正常模式下操作，其中PD＝0且PDB＝VDDL。反向断电输入PDB用作VDDL参考电压。另外，N3晶体管被停用，且P4晶体管被激活。
如图所示，IN＝0，N2晶体管被停用，且P3晶体管被激活。另外，N1晶体管被激活并将接触点a从VDDH下拉到0。在P1晶体管是弱上拉装置的一个实施例中，可将N1晶体管的大小设置为确保N1晶体管可在P1晶体管被激活时将接触点a拉到0。在已经将接触点a下拉到0之后，P2晶体管被激活。另外，P2和P3晶体管可用以将接触点b拉到VDDH，且P1晶体管可被断开，且输出可为0。通过此设计，没有DC电流流经VDDH。
现在转向图9C，将电平移位器展示为在断电模式下操作，其中PD＝VDDL且PDB＝0。由于PDB＝0，因而N1晶体管被停用。另外，输入IN可以是从0到VDDL的任何值。如图所示，PD＝VDDL，N3晶体管被激活，接触点b＝0，且OUT＝VDDH。在使用中，依据VDDL的值、VDDH的值和P4晶体管的阈值电压而部分或完全激活P4晶体管。
N3晶体管的大小可确保可将接触点b下拉到0，即使P4、P2和P3晶体管被完全激活。使用P2和P1晶体管来切断DC电流，所述DC电流原本会流经P4、P2、P3和N3晶体管。P4和P3晶体管两者均被激活，且可依据输入IN的值而激活P3晶体管。由于b＝0，因而P1晶体管被激活并将接触点a上拉到VDDH。P2晶体管的源极和栅极两者均为VDDH，所以P2晶体管被停用，使得没有DC电流流经VDDH到达接地。
图10是根据一个实施例展示电平移位器电路的操作的信号图1000，所述电平移位器电路用于在低电压域断电时防止电流泄漏。作为选项，信号图1000可反映图8的单轨电平移位器电路800的操作。还应注意，前述定义可在本描述期间应用。
如图所示，转变1002与处于IN＝VDDL的正常操作模式下的电平移位器电路相关。见图9A和随附描述。如图所示，接触点a到高状态的转变激活了适当的晶体管以防止输入上升转变电路中的电流泄漏。另一方面，转变1004与处于IN＝0的正常操作模式下的电平移位器电路相关。见图9B和随附描述。如图所示，接点和b的转变防止输入下降转变电路中的电流泄漏。最后，转变1006与处于断电操作模式下的电平移位器电路相关。见图9C和随附描述。如图所示，接触点a到高状态的转变停用了适当的晶体管(例如，P2晶体管)，且因此用以防止输入下降转变电路中的电流泄漏。
图11到图12展示根据一个实施例的不同单轨电平移位器电路1100、1200，其用于在低电压域断电时防止电流泄漏。作为选项，本电平移位器电路1100、1200可在图7的处理器/芯片700的情况下实施。然而，当然，电平移位器电路1100、1200可在任何所需环境下实施。同样，还应注意，前述定义可在本描述期间应用。
在图11中，移除图8的电平移位器电路800的P4晶体管。在此情况下，可扩大N3晶体管以平衡P2和P3晶体管。还可能的是，可在进入断电模式之前激活P2和P3晶体管两者。在图12中，移除图8的电平移位器电路800的P4和P2晶体管。在此情况下，可扩大N2和N3晶体管两者以抗衡P3晶体管。在正常模式或断电模式下，可在激活N2和N3晶体管之前激活P3晶体管以对接触点b进行放电。
在任何情况下，可提供较低功率消耗，因为电路中的DC电流路径被减少(如果不是消除的话)。另外，与广泛使用的双轨输入电平移位器相比，可减少(例如，减半)待路由的信号的数目。而且，断电控制可确保在输入浮动时没有DC电流留在电路中。
图13说明其中可实施各个先前实施例的各种结构和/或功能性的示范性系统1300。如图所示，提供系统1300，其包括至少一个主机处理器1301，所述处理器1301连接到通信总线1302。系统1300还包括主存储器1304。控制逻辑(软件)和数据存储在所述主存储器1304中，所述主存储器1304可采取随机存取存储器(RAM)的形式。
系统1300还包括图形处理器1306和显示器1308(即，计算机监视器)。在一个实施例中，图形处理器1306可包括多个着色器模块、光栅化模块等。前述模块中的每一者可甚至位于单个半导体平台上以形成图形处理单元(GPU)。
在本描述中，单个半导体平台可指代单一基于半导体的集成电路或芯片。应注意，术语“单个半导体平台”还可指代具有增加的连接性的多芯片模块，其可模拟芯片上操作，并取得优于利用常规中央处理单元(CPU)和总线实施方案的显著改进。当然，所述各种模块还可根据用户需要而单独定位或以半导体平台的各种组合的形式定位。
系统1300还可包括次级存储装置1310。所述次级存储装置1310包括(例如)硬盘驱动器和/或可移除存储装置驱动器，其代表软盘驱动器、磁带驱动器、光盘驱动器等。可移除存储装置以众所周知的方式对可移除存储单元进行读取和/或写入。
计算机程序或计算机控制逻辑算法可存储在主存储器1304和/或次级存储装置1301中。此类计算机程序在被执行时使系统1300能够执行各种功能。存储器1304、存储装置1310和/或任何其它存储装置是计算机可读媒体的可能实例。
在一个实施例中，先前各个图式的电路和/或功能性可在主机处理器1301、图形处理器1306、能够具有主机处理器1301和图形处理器1306两者的至少一部分能力的集成电路(未图示)、芯片组(即，经设计以作为用于执行有关功能的单元而工作和出售的集成电路群组等)和/或用于这方面的任何其它集成电路的情况下实施。
而且，先前各个图式的结构和/或功能性可在通用计算机系统、电路板系统、专用于娱乐用途的游戏控制台系统、专用系统和/或任何其它所需系统的情况下实施。举例来说，系统1300可采取桌上型计算机、膝上型计算机和/或任何其它类型的逻辑的形式。而且，系统1300可采取各种其它装置m的形式，其中包括(但不限于)个人数字助理(PDA)装置、移动电话装置、电视等。
另外，尽管未图示，但系统1300可耦合到网络[例如，电信网络、局域网(LAN)、无线网络、例如因特网等广域网(WAN)、对等网络、电缆网络等)以达到通信目的。
虽然上文已经描述了各种实施例，但应了解仅以实例方式而非限制方式来呈现所述实施例。因此，优选实施例的宽度和范围不应受上述示范性实施例中的任一者限制，而是应仅根据所附权利要求书和其等效物来界定。
Claims (20)
1.一种设备，其包含：
连接在低电压域与高电压域之间的电压转变电路，所述电压转变电路包括用于在所述低电压域断电时防止电流泄漏或直流电流的电路组件。
2.根据权利要求1所述的设备，其中所述低电压域和所述高电压域是处理器的组件。
3.根据权利要求2所述的设备，其中所述处理器包括图形处理器。
4.根据权利要求1所述的设备，其中所述低电压域连接到单轨输入。
5.根据权利要求4所述的设备，其中所述电压转变电路连接到所述单轨输入，以将经由所述单轨输入接收到的所述低电压域的电压转换成所述高电压域的电压。
6.根据权利要求1所述的设备，其中所述电压转变电路包括输入下降转变电路，所述输入下降转变电路包含：
p型晶体管；以及
n型晶体管，其漏极在接触点处连接到所述p型晶体管的漏极，源极连接到所述单轨输入，所述p型晶体管的源极连接到所述高电压域的VDDH电压。
7.根据权利要求6所述的设备，其中所述n型晶体管的栅极连接到断电输入。
8.根据权利要求1所述的设备，其中所述电压转变电路包括输入上升转变电路，所述输入上升转变电路包含：
第一n型晶体管，其栅极连接到单轨输入，所述第一n型晶体管的源极连接到接地电压，且漏极连接到输出接触点，所述输出接触点连接到输入下降转变电路的第一p型晶体管的栅极；以及
第二p型晶体管，其漏极连接到所述输出接触点，且栅极连接到所述输入下降转变电路的接触点。
9.根据权利要求8所述的设备，其中所述输入上升转变电路具有与所述第二p型晶体管串联连接的第三p型晶体管，所述第三p型晶体管的漏极连接到所述第二p型晶体管的源极，且栅极连接到所述单轨输入。
10.根据权利要求9所述的设备，其中所述电路组件包含：
第二n型晶体管，其栅极连接断电输入，源极连接到所述接地电压，且漏极连接到所述输出接触点。
11.根据权利要求9所述的设备，其中所述电路组件包含：
第四p型晶体管，其栅极连接断电输入，源极连接到所述第三p型晶体管的所述漏极，且漏极连接到所述高电压域的VDDH电压。
12.根据权利要求8所述的设备，其中所述输出接触包括反相器。
13.根据权利要求1所述的设备，其中所述电路组件适合于在所述低电压域断电时防止直流电流。
14.根据权利要求1所述的设备，其中所述电压转变电路是处理器的经由总线耦合到存储器的组件。
15.一种方法，其包含：
在电压转变电路处接收来自低电压域的电源电压；
将来自所述低电压域的所述电源电压转换到高电压域；以及
在所述低电压域断电时防止电流泄漏或直流电流。
16.根据权利要求15所述的方法，其中所述低电压域和所述高电压域是处理器的组件。
17.根据权利要求16所述的方法，其中所述处理器包括图形处理器。
18.根据权利要求15所述的方法，其中所述低电压域连接到单轨输入。
19.根据权利要求18所述的方法，其中所述电压转变电路连接到所述单轨输入，以将经由所述单轨输入接收到的所述低电压域的电压转换成所述高电压域的电压。
20.一种系统，其包含：
用于在电压转变电路处接收来自低电压域的电源电压的构件；
用于将来自所述低电压域的所述电源电压转换到高电压域的构件；以及
用于在所述低电压域断电时防止电流泄漏或直流电流的构件。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/753,501 US7583126B2 (en) | 2007-05-24 | 2007-05-24 | Apparatus and method for preventing current leakage when a low voltage domain is powered down |
| US11/753,501 | 2007-05-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101312343A true CN101312343A (zh) | 2008-11-26 |
| CN101312343B CN101312343B (zh) | 2012-01-25 |
Family
ID=40071839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100981952A Expired - Fee Related CN101312343B (zh) | 2007-05-24 | 2008-05-26 | 用于在低电压域断电时防止电流泄漏的设备和方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7583126B2 (zh) |
| JP (1) | JP2008295047A (zh) |
| KR (1) | KR100983188B1 (zh) |
| CN (1) | CN101312343B (zh) |
| TW (1) | TWI349435B (zh) |
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| CN112640310A (zh) * | 2018-08-28 | 2021-04-09 | 高通股份有限公司 | 动态供电转移 |
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-
2007
- 2007-05-24 US US11/753,501 patent/US7583126B2/en active Active
-
2008
- 2008-05-21 JP JP2008133517A patent/JP2008295047A/ja active Pending
- 2008-05-23 KR KR1020080048291A patent/KR100983188B1/ko active IP Right Grant
- 2008-05-23 TW TW097119247A patent/TWI349435B/zh active
- 2008-05-26 CN CN2008100981952A patent/CN101312343B/zh not_active Expired - Fee Related
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|---|---|
| CN101312343B (zh) | 2012-01-25 |
| US20080290935A1 (en) | 2008-11-27 |
| US7583126B2 (en) | 2009-09-01 |
| TWI349435B (en) | 2011-09-21 |
| JP2008295047A (ja) | 2008-12-04 |
| KR100983188B1 (ko) | 2010-09-20 |
| KR20080103472A (ko) | 2008-11-27 |
| TW200913480A (en) | 2009-03-16 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120125 |