CN101166028A - 半导体集成电路的设计方法、装置以及电子装置 - Google Patents

半导体集成电路的设计方法、装置以及电子装置 Download PDF

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CN101166028A CNA2007101628520A CN200710162852A CN101166028A CN 101166028 A CN101166028 A CN 101166028A CN A2007101628520 A CNA2007101628520 A CN A2007101628520A CN 200710162852 A CN200710162852 A CN 200710162852A CN 101166028 A CN101166028 A CN 101166028A
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Abstract

本发明涉及一种半导体集成电路的设计方法、装置以及电子装置，能够以如下的简易方法设计ZSCCMOS结构的半导体集成电路。对于各种基本逻辑门，准备逻辑门单元H和版图单元H以及逻辑门单元L和版图单元L，所述逻辑门单元H和版图单元H中，高电位侧电源端与VDD连接，低电位侧电源端与虚拟电源线VSSV连接，所述逻辑门单元L和版图单元L中，高电位侧电源端与虚拟电源线VDDV连接，低电位侧电源端与VSS连接(S11)；使用网表(100)，并假设处于电源即将断开之前的状态来进行逻辑仿真(S12)；对输出状态为“H”的基本逻辑门使用逻辑门单元H，对输出状态为“L”的基本逻辑门使用逻辑门单元L，来变更网表(100)(S13)；使用版图单元H、L生成版图(S14)。

Description

半导体集成电路的设计方法、装置以及电子装置
技术领域
本发明涉及半导体集成电路的设计方法，所述半导体集成电路中含有功率控制用晶体管，能够实现以降低功耗为目的的功率控制。
背景技术
以往，作为实现半导体集成电路低功耗的方法，使用ZSCCMOS(ZigzagSuper Cut-off Complementary Metal Oxide Semiconductor)电路、ZBGMOS(Zigzag Boosted Gate Metal Oxide Semiconductor)电路的方法已为人所知。
图14所示为ZSCCMOS电路的结构。ZSCCMOS电路中作为电源断开对象的组合电路50中，对于电源即将断开之前输出“L”的逻辑门电路，其高电位侧电源端与虚拟电源线VDDV连接，其低电位侧电源端与低电位电源线VSS连接，所述虚拟电源线VDDV通过功率控制用晶体管MP与高电位电源线VDD连接；并且，对于电源即将断开之前输出“H”的逻辑门电路，其高电位侧电源端与高电位电源线VDD连接，其低电位侧电源端与另一虚拟电源线VSSV连接，所述虚拟电源线VSSV通过功率控制用晶体管MN与低电位电源线VSS连接。
通过上述电路结构，可以降低功率控制用晶体管的栅极和漏极耐压，且可以缩短电源恢复时组合电路50的状态恢复时间。(参考专利文献1、非专利文献1)。
专利文献1：日本专利特开2005-39334号公报
非专利文献1：Kyeong-sik Min等，“Zigzag Super Cut-offCMOS(ZSCCMOS)Block Activation with Self-Adaptive Voltage LevelController：An Alternative to Clock-Gating Scheme in Leakage Dominant Era”，2003 IEEE International Solid-State Circuits Conference，session 22，TD：Embedded Technologies，Paper 22.8
专利文献2：日本专利特开2003-218210号公报
但是，在采用上述低功耗电路技术的半导体集成电路中，存在如下问题。
逻辑设计阶段生成的网表不包含电源断开对象电路中各基本(primitive)逻辑门的高电位侧电源端和低电位侧电源端各自的连接信息。因此，采用上述低功耗电路技术的半导体集成电路无法使用网表直接进行布图。
并且，在采用上述低功耗电路技术的半导体集成电路中，即使是同一基本逻辑门，根据电源断开时输出状态是“H”还是“L”，高电位侧电源端和低电位侧电源端各自的连接对象也不同。所以，在版图设计时，采用目前普遍使用的版图单元(layout cell)和布图工具(layout tool)无法自动进行电源端的布线。另外，若要手动(manual)实施电源端的布线，则需要耗费大量的时间，并不现实。
此外，专利文献2公开了一种版图设计方法，作为提供多个电源的版图设计方法，其配置有在结构上对内部电源和干线电源进行了电气分离的版图单元，通过布线工序对电源进行选择性布线。但是，由于该方法需要在布线工序中进行特殊的处理，因而在对象逻辑门数目庞大时，存在需要极多处理时间的问题。
发明内容
有鉴于此，本发明的目的在于提供一种能够以简易方法设计ZSCCMOS结构的半导体集成电路的设计方法。
在本发明中，预先准备具有共通功能且电源端接线互不相同的2种单元，在假设电源断开时进行逻辑仿真，根据其结果选择单元并生成版图。
即，第1发明作为半导体集成电路的设计方法，该半导体集成电路包括：高电位电源线和低电位电源线，通过第1功率控制用晶体管与所述高电位电源线连接的第1虚拟电源线，通过第2功率控制用晶体管与所述低电位电源线连接的第2虚拟电源线；该方法包括：
第1步骤，对于各种基本逻辑门，准备第1逻辑门单元和第1版图单元以及第2逻辑门单元和第2版图单元，其中，所述第1逻辑门单元和第1版图单元中，高电位侧电源端与所述高电位电源线连接，且低电位侧电源端与所述第2虚拟电源线连接，所述第2逻辑门单元和第2版图单元中，高电位侧电源端与所述第1虚拟电源线连接，且低电位侧电源端与所述低电位电源线连接；
第2步骤，使用表示待设计逻辑电路的网表，并假设处于电源即将断开之前的状态来进行逻辑仿真，根据该仿真结果，确定构成所述逻辑电路的各基本逻辑门的输出状态；
第3步骤，基于所述第2步骤中确定的各基本逻辑门的输出状态，对于输出状态为“H”的基本逻辑门使用第1逻辑门单元，而对于输出状态为“L”的基本逻辑门使用第2逻辑门单元，来变更所述网表；
第4步骤，基于所述第3步骤中变更的网表，对第1逻辑门单元使用第1版图单元，同时，对第2逻辑门单元使用第2版图单元，来生成版图。
根据该第1发明，对于各种基本逻辑门，预先准备第1逻辑门单元和第1版图单元以及第2逻辑门单元和第2版图单元，其中，所述第1逻辑门单元和第1版图单元中，高电位侧电源端与高电位电源线连接，且低电位侧电源端与第2虚拟电源线连接，所述第2逻辑门单元和第2版图单元中，高电位侧电源端与第1虚拟电源线连接，且低电位侧电源端与低电位电源线连接。然后，使用表示待设计逻辑电路的网表，并假设处于电源即将断开之前的状态来进行逻辑仿真，根据该仿真结果，确定构成所述逻辑电路的各基本逻辑门的输出状态。接着，对于输出状态为“H”的基本逻辑门使用第1逻辑门单元，而对于输出状态为“L”的基本逻辑门使用第2逻辑门单元，来变更所述网表，基于此变更的网表，对第1逻辑门单元使用第1版图单元，同时，对第2逻辑门单元使用第2版图单元，来生成版图。据此，能够以简易方法生成使用ZSCCMOS电路的半导体集成电路的版图。
另外，第2发明是半导体集成电路的设计方法，该半导体集成电路包括：高电位电源线和低电位电源线，通过第1功率控制用晶体管与所述高电位电源线连接的第1虚拟电源线，通过第2功率控制用晶体管与所述低电位电源线连接的第2虚拟电源线；该方法包括：
第1步骤，对于各种基本逻辑门，准备第1版图单元和第2版图单元，其中，所述第1版图单元中，高电位侧电源端与所述高电位电源线连接，且低电位侧电源端与所述第2虚拟电源线连接，所述第2版图单元中，高电位侧电源端与所述第1虚拟电源线连接，且低电位侧电源端与所述低电位电源线连接；
第2步骤，使用表示待设计逻辑电路的网表，并假设处于电源即将断开之前的状态来进行逻辑仿真，根据该仿真结果，确定构成所述逻辑电路的各基本逻辑门的输出状态；
第3步骤，基于所述第2步骤中确定的各基本逻辑门的输出状态，对于输出状态为“H”的基本逻辑门使用第1版图单元，而对于输出状态为“L”的基本逻辑门使用第2版图单元，来生成版图。
根据该第2发明，对于各种基本逻辑门，预先准备第1版图单元和第2版图单元，其中，所述第1版图单元中，高电位侧电源端与高电位电源线连接，且低电位侧电源端与第2虚拟电源线连接，所述第2版图单元中，高电位侧电源端与第1虚拟电源线连接，且低电位侧电源端与低电位电源线连接。然后，使用表示待设计对象逻辑电路的网表，并假设处于电源即将断开之前的状态来进行逻辑仿真，根据该仿真结果，确定构成所述逻辑电路的各基本逻辑门的输出状态。接着，对于输出状态为“H”的基本逻辑门使用第1版图单元，而对于输出状态为“L”的基本逻辑门使用第2版图单元，来生成版图。据此，能够以简易方法生成使用ZSCCMOS电路的半导体集成电路的版图。
而且，优选地，在所述第1发明或第2发明的半导体集成电路设计方法的第2步骤中，将所述逻辑电路的各输入固定为“H”或“L”来进行逻辑仿真。
另外，优选地，在所述第1发明或第2发明的半导体集成电路的设计方法中，同一种类的基本逻辑门的第1版图单元和第2版图单元，其晶体管部分的版图相同，并且，在第1版图单元中，从高电位侧电源端延伸的扩散层或金属布线通过导通孔与高电位电源线连接，同时，从低电位侧电源端延伸的扩散层或金属布线通过导通孔与第2虚拟电源线连接；在第2版图单元中，从高电位侧电源端延伸的扩散层或金属布线通过导通孔与第1虚拟电源线连接，同时，从低电位侧电源端延伸的扩散层或金属布线通过导通孔与低电位电源线连接。
另外，优选地，在所述第1发明或第2发明的半导体集成电路的设计方法中，至少有一个第1版图单元包含设置在第2虚拟电源线和低电位电源线之间的功率控制用晶体管，至少有一个第2版图单元包含设置在第1虚拟电源线和高电位电源线之间的功率控制用晶体管。
另外，优选地，在所述第1发明或第2发明的半导体集成电路设计方法中的各第1版图单元和第2版图单元中，所述高电位电源线和所述第1虚拟电源线重叠配置，且所述低电位电源线和所述第2虚拟电源线重叠配置。
另外，第3发明作为半导体集成电路装置，该装置包括：高电位电源线和低电位电源线，通过第1功率控制用晶体管与所述高电位电源线连接的第1虚拟电源线，通过第2功率控制用晶体管与所述低电位电源线连接的第2虚拟电源线，具有版图相同的晶体管部分的第1单元和第2单元；所述第1单元中，从高电位侧电源端延伸的扩散层或金属布线通过导通孔与所述高电位电源线连接，同时，从低电位侧电源端延伸的扩散层或金属布线通过导通孔与所述第2虚拟电源线连接；所述第2单元中，从高电位侧电源端延伸的扩散层或金属布线通过导通孔与所述第1虚拟电源线连接，同时，从低电位侧电源端延伸的扩散层或金属布线通过导通孔与所述低电位电源线连接。
而且，优选地，所述第3发明的半导体集成电路装置中，所述第1单元包含设置在所述第2虚拟电源线和所述低电位电源线之间的功率控制用晶体管，所述第2单元包含设置在所述第1虚拟电源线和所述高电位电源线之间的功率控制用晶体管。
另外，优选地，所述第3发明的半导体集成电路装置中，所述高电位电源线和所述第1虚拟电源线互相重叠配置，所述低电位电源线和所述第2虚拟电源线互相重叠配置。
另外，优选地，所述第3发明的半导体集成电路装置中的第1功率控制用晶体管和第2功率控制用晶体管，其阈值电压的绝对值小于或等于构成所述第1单元和第2单元的晶体管的阈值电压的绝对值。
另外，优选地，所述第3发明的半导体集成电路装置中的第1功率控制用晶体管和第2功率控制用晶体管为耗尽(depletion)型。
另外，优选地，所述第3发明的半导体集成电路装置中的第1功率控制用晶体管和第2功率控制用晶体管形成在绝缘体上硅(SOI，Silicon on Insulator)结构的硅衬底上。
另外，优选地，构成所述第3发明的半导体集成电路装置中的第1单元和第2单元的各晶体管形成在SOI结构的硅衬底上。
另外，第4发明是一种电子装置，该装置包括：所述第3发明的半导体集成电路装置；为所述半导体集成电路装置提供电源的电源装置。
根据本发明，可以容易地进行含有功率控制用晶体管的半导体集成电路的自动化版图设计，可以大幅减少设计工时。
附图说明
图1是表示本发明实施方式1的半导体集成电路设计方法的流程图；
图2是本发明实施方式1中的逻辑门单元H、L和版图单元H、L的示例图；
图3是本发明实施方式1中的逻辑门单元H、L和版图单元H、L的另一示例图；
图4是网表所表示的逻辑电路的示例电路图；
图5是表示图4的逻辑电路的变更结果的电路图；
图6是从图4的逻辑电路生成的版图的示意图；
图7是AND门的逻辑门单元和版图单元的例子；
图8是表示本发明实施方式2的半导体集成电路设计方法的流程图；
图9是本发明实施方式3中的逻辑门单元H、L和版图单元H、L的示例图；
图10是由本发明实施方式3得到的版图的示例图；
图11是本发明实施方式4中的逻辑门单元H、L和版图单元H、L的示例图；
图12是由本发明实施方式4得到的版图的示例图；
图13是表示本发明实施方式5 的电子装置结构的框图；
图14是表示ZSCCMOS电路结构的电路图。
符号的说明
VDD    高电位电源线
VSS    低电位电源线
MP     第1功率控制用晶体管
MN     第2功率控制用晶体管
VDDV   第1虚拟电源线
VSSV   第2虚拟电源线
1      半导体集成电路装置
2      电源装置
7、10  扩散层
8、9   金属布线
11、12、13、14、15、16、17、18  导通孔
60    单元(第1单元)
61    单元(第2单元)
100   网表
具体实施方式
下面参考附图说明本发明的实施方式。此外，以下说明中使用作为金属绝缘半导体(MIS，Metal Insulated Semiconductor)晶体管代表例的金属氧化物半导体(MOS，Metal Oxide Semiconductor)晶体管。
(实施方式1)
图1是表示本发明实施方式1的半导体集成电路设计方法的流程图。下面根据图1对本实施方式的半导体集成电路的设计方法进行说明。
首先，在第1步骤S11中，对于各种基本逻辑门，准备2种逻辑门单元和2种版图单元，所述2种逻辑门单元是作为第1逻辑门单元的逻辑门单元H和作为第2逻辑门单元的逻辑门单元L，所述2种版图单元是作为第1版图单元的版图单元H和作为第2版图单元的版图单元L。这些逻辑门单元H、L和版图单元H、L例如可预先存储于数据库中。
逻辑门单元H和版图单元H中，基本逻辑门的高电位侧电源端与高电位电源线VDD连接，且低电位侧电源端与第2虚拟电源线VSSV连接，所述第2虚拟电源线VSSV通过功率控制用晶体管与低电位电源线VSS连接。另一方面，逻辑门单元L和版图单元L中，高电位侧电源端与第1虚拟电源线VDDV连接，且低电位侧电源端与低电位电源线VSS连接，所述第1虚拟电源线VDDV通过功率控制用晶体管与高电位电源线VDD连接。
这里，基本逻辑门是构成逻辑的基本的逻辑门，是指非门(inverter)、与非(NAND)门、或非(NOR)门。
图2是逻辑门单元H、L和版图单元H、L的示例图，其中的基本逻辑门是以非门为例。图2中，(a)示出了逻辑门单元H和版图单元H，(b)示出了逻辑门单元L和版图单元L。此外，图2中含有×的口表示连接扩散层和第1金属布线层的导通孔(接触孔)。在其他版图中也同样。
如图2(a)所示，非门的逻辑门单元H(IH)中，高电位侧电源端与高电位电源线VDD连接，且低电位侧电源端与第2虚拟电源线VSSV连接。并且，版图单元H中，高电位电源线VDD、第1虚拟电源线VDDV、低电位电源线VSS和第2虚拟电源线VSSV由同一层的金属布线构成，从高电位侧电源端延伸的扩散层7通过导通孔11与高电位电源线VDD连接，从低电位侧电源端延伸的扩散层10通过导通孔12与第2虚拟电源线VSSV连接。
另外，如图2(b)所示，非门的逻辑门单元L(IL)中，高电位侧电源端与第1虚拟电源线VDDV连接，且低电位侧电源端与低电位电源线VSS连接。并且，版图单元L中，高电位电源线VDD、第1虚拟电源线VDDV、低电位电源线VSS和第2虚拟电源线VSSV由同一层的金属布线构成，从高电位侧电源端延伸的扩散层7通过导通孔13与第1虚拟电源线VDDV连接，从低电位侧电源端延伸的扩散层10通过导通孔14与低电位电源线VSS连接。即，版图单元H与版图单元L，在配置有晶体管的晶体管部分的版图是相同的，只有在扩散层7、10所打的导通孔的位置不同。
图3是逻辑门单元H、L和版图单元H、L的另一示例图，其中的基本逻辑门是以NAND门为例。图3中，(a)示出了逻辑门单元H和版图单元H，(b)示出了逻辑门单元L和版图单元L。此外，图3中黑色的口表示连接第1金属布线层和第2金属布线层的导通孔。在其他版图中也同样。
如图3(a)所示，NAND门的逻辑门单元H(NAH)中，高电位侧电源端与高电位电源线VDD连接，且低电位侧电源端与第2虚拟电源线VSSV连接。并且，版图单元H中，高电位电源线VDD、第1虚拟电源线VDDV、低电位电源线VSS和第2虚拟电源线VSSV由同一层的金属布线构成，从高电位侧电源端延伸的金属布线9通过导通孔15与高电位电源线VDD连接，从低电位侧电源端延伸的金属布线8通过导通孔16与第2虚拟电源线VSSV连接。
另外，如图3(b)所示，NAND门的逻辑门单元L(NAL)中，高电位侧电源端与第1虚拟电源线VDDV连接，且低电位侧电源端与低电位电源线VSS连接。并且，版图单元L中，高电位电源线VDD、第1虚拟电源线VDDV、低电位电源线VSS和第2虚拟电源线VSSV由同一层的金属布线构成，从高电位侧电源端延伸的金属布线9通过导通孔17与第1虚拟电源线VDDV连接，从低电位侧电源端延伸的金属布线8通过导通孔18与低电位电源线VSS连接。即，版图单元H与版图单元L，在配置有晶体管的晶体管部分的版图是相同的，只有在金属布线9、8所打的导通孔的位置不同。
接着，在第2步骤S12中，使用表示待设计逻辑电路的网表100，并假设处于电源即将断开之前的状态来进行逻辑仿真(simulation)。然后，根据上述仿真结果，对构成由网表100所表示的逻辑电路的各基本逻辑门确定其输出状态。
图4是网表100所表示的逻辑电路的示例电路图。图4所示的逻辑电路生成于逻辑设计阶段。在图4中，I1、I2、NA1是分配给各基本逻辑门的实例(instance)名。
如图4所示，各基本逻辑门的高电位侧电源端与高电位电源线VDD连接，低电位侧电源端与低电位电源线VSS连接。也就是说，在通过逻辑设计得到的网表中，并未包含下述信息，即对于各基本逻辑门，高电位侧电源端和低电位侧电源端中哪个应该与虚拟电源线连接的信息。
因此，假设处于电源即将断开之前的状态，并使用网表100来进行逻辑仿真。这里的逻辑仿真可以使用既有的逻辑仿真器(simulator)进行。具体而言，将网表100所表示的各输入固定为“H”(高电平)或者“L”(低电平)来进行逻辑仿真。然后，根据该逻辑仿真的结果，确定构成逻辑电路的各基本逻辑门的输出状态。
例如，在图4的情况下，例如将输入端IN1固定为“L”来进行逻辑仿真。其结果为如下状态：基本逻辑门I1的输出为“H”，基本逻辑门I2的输出为“L”，基本逻辑门NA1的输出为“H”。
接着，在第3步骤S13中，基于第2步骤S12中确定的各基本逻辑门的输出状态，使用逻辑门单元H、L来变更网表100。即，对于输出状态为“H”的基本逻辑门使用逻辑门单元H，而对于输出状态为“L”的基本逻辑门使用逻辑门单元L，来变更网表100。
其结果例如，图4的逻辑电路变更为图5所示的逻辑电路图。图5中，实例I1、I2、NA1分别被置换为逻辑门单元IH1、IL2、NAH1。而且，在高电位电源线VDD和第1虚拟电源线VDDV之间插入有功率控制用P沟道MOS(PchMOS，P channel MOS)晶体管MP，在低电位电源线VSS和第2虚拟电源线VSSV之间插入有功率控制用N沟道MOS(NchMOS，N channel MOS)晶体管MN。
然后，在第4步骤S14中，基于第3步骤S13中变更的网表，对逻辑门单元H使用版图单元H，同时对逻辑门单元L使用版图单元L，来生成版图。
例如，由图5所示的网表生成图6所示的版图。图6中，60、61、62分别是对应于逻辑门单元IH1、IL2、NAH1的版图单元。另外，63是包含功率控制用PchMOS晶体管MP和功率控制用NchMOS晶体管MN的版图单元。
通过使用本实施方式的半导体集成电路的设计方法，能够得到具有图6所示版图的半导体集成电路装置。该半导体集成电路装置包括：高电位电源线VDD和低电位电源线VSS；第1虚拟电源线VDDV，其通过作为第1功率控制用晶体管的PchMOS晶体管MP与高电位电源线VDD连接；第2虚拟电源线VSSV，其通过作为第2功率控制用晶体管的NchMOS晶体管MN与低电位电源线VSS连接。该半导体集成电路装置进一步包括作为第1单元和第2单元的单元60、61，该单元60、61具有版图相同的晶体管部分。单元60中，从高电位侧电源端延伸的扩散层7通过导通孔11与高电位电源线VDD连接，同时，从低电位侧电源端延伸的扩散层10通过导通孔12与第2虚拟电源线VSSV连接。单元61中，从高电位侧电源端延伸的扩散层7通过导通孔13与第1虚拟电源线VDDV连接，同时，从低电位侧电源端延伸的扩散层10通过导通孔14与低电位电源线VSS连接。
此外，当半导体集成电路装置中包含有图3(b)所示的、与逻辑门单元NAL对应的版图单元(设为单元A)时，该单元A和单元62具有版图相同的晶体管部分。而且，如图6所示，单元62中，从高电位侧电源端延伸的金属布线9通过导通孔15与高电位电源线VDD连接，同时，从低电位侧电源端延伸的金属布线8通过导通孔16与第2虚拟电源线VSSV连接。另一方面，如图3(b)所示，单元A中，从高电位侧电源端延伸的金属布线9通过导通孔17与第1虚拟电源线VDDV连接，同时，从低电位侧电源端延伸的金属布线8通过导通孔18与低电位电源线VSS连接。
根据如上所述的本实施方式，对于ZSCCMOS结构的半导体集成电路，基于逻辑仿真结果将逻辑门单元H、L反映到网表中，并配置与其对应的版图单元H、L，由此可以简易地进行设计。因此，可以实现版图设计的自动化和设计工时的大幅削减。
以上对使用基本逻辑门的例子进行了说明，但除了基本逻辑门以外，对于缓冲器、与(AND)、或(OR)等一般的逻辑门，基本上可以由基本逻辑门的组合构成。例如，缓冲器由2个非门构成，AND由NAND和非门构成，OR由NOR和非门构成。
图7示出了AND门的例子。图7中，(a)示出了输出状态为“H”的AND门所使用的逻辑门单元(ANH)和版图单元，(b)示出了输出状态为“L”的AND门所使用的逻辑门单元(ANL)和版图单元。
如图7(a)所示，逻辑门单元ANH由逻辑门单元NAL(NAND门的逻辑门单元L)和逻辑门单元INH(非门的逻辑门单元H)的组合构成。另一方面，如图7(b)所示，逻辑门单元ANL由逻辑门单元NAH(NAND门的逻辑门单元H)和逻辑门单元INL(非门的逻辑门单元L)的组合构成。
(实施方式2)
图8是表示本发明实施方式2的半导体集成电路设计方法的流程图。下面根据图8对本实施方式的半导体集成电路的设计方法进行说明。
首先，在第1步骤S21中，对于各种基本逻辑门，准备2种版图单元，即作为第1版图单元的版图单元H和作为第2版图单元的版图单元L。这些版图单元H、L例如可预先存储于数据库中。
版图单元H中，基本逻辑门的高电位侧电源端与高电位电源线VDD连接，且低电位侧电源端与第2虚拟电源线VSSV连接，所述第2虚拟电源线VSSV通过功率控制用晶体管与低电位电源线VSS连接。另一方面，版图单元L中，高电位侧电源端与第1虚拟电源线VDDV连接，且低电位侧电源端与低电位电源线VSS连接，所述第1虚拟电源线VDDV通过功率控制用晶体管与高电位电源线VDD连接。版图单元H、L的例子如图2和图3所示。
接着，在第2步骤S22中，使用表示待设计逻辑电路的网表100，并假设处于电源即将断开之前的状态来进行逻辑仿真。然后，根据该仿真结果，对构成由网表100所表示的逻辑电路的各基本逻辑门确定其输出状态。该步骤S22和实施方式1中的步骤S12相同。
然后，在第3步骤S23中，基于第2步骤S22中确定的各基本逻辑门的输出状态，由网表100生成版图。即，对于输出状态为“H”的基本逻辑门使用版图单元H，而对于输出状态为“L”的基本逻辑门使用版图单元L，来生成版图。其结果，例如由图4的逻辑电路生成如图6的版图。
根据如上所述的本实施方式，对于ZSCCMOS结构的半导体集成电路，基于逻辑仿真结果，配置与各基本逻辑门对应的版图单元H、L，由此可以简易地进行设计。因此，可以实现版图设计的自动化和设计工时的大幅削减。
(实施方式3)
本发明实施方式3的基本处理流程与上述实施方式1、2相同，但不同点在于版图单元H、L的至少一部分内置有功率控制用晶体管。
图9是本实施方式的逻辑门单元H、L和版图单元H、L的示例图，其中的基本逻辑门是以非门为例。图9中，(a)示出了逻辑门单元H和版图单元H，(b)示出了逻辑门单元L和版图单元L。
如图9(a)所示，逻辑门单元H中，高电位侧电源端与高电位电源线VDD连接，且低电位侧电源端与第2虚拟电源线VSSV连接，另外，在低电位电源线VSS和第2虚拟电源线VSSV之间设有功率控制用晶体管。并且，版图单元H中，从高电位侧电源端延伸的金属布线25通过导通孔23与高电位电源线VDD连接，从低电位侧电源端延伸的金属布线28通过导通孔24与第2虚拟电源线VSSV连接，另外，在低电位电源线VSS和第2虚拟电源线VSSV之间设有功率控制用晶体管21。
另外，如图9(b)所示，逻辑门单元L中，高电位侧电源端与第1虚拟电源线VDDV连接，且低电位侧电源端与低电位电源线VSS连接，另外，在高电位电源线VDD和第1虚拟电源线VDDV之间设有功率控制用晶体管。并且，版图单元L中，从高电位侧电源端延伸的金属布线25通过导通孔26与第1虚拟电源线VDDV连接，从低电位侧电源端延伸的金属布线28通过导通孔27与低电位电源线VSS连接，另外，在高电位电源线VDD和第1虚拟电源线VDDV之间设有功率控制用晶体管22。
此外，对于例如NAND门，准备与图9的非门相同的逻辑门单元H、L和版图单元H、L也是容易的(省略图示)。
图10是从图4的逻辑电路按照本实施方式得到的版图的一个例子。如图10所示，左端的单元中包含设在低电位电源线VSS和第2虚拟电源线VSSV之间的功率控制用晶体管21，中央的单元中包含设在高电位电源线VDD和第1虚拟电源线VDDV之间的功率控制用晶体管22。
根据如上所述的本实施方式，对于ZSCCMOS结构的半导体集成电路装置，可以简易地进行设计，同时，通过使用内置有功率控制用晶体管的版图单元，可以进一步缩小版图面积。
(实施方式4)
本发明实施方式4的基本处理流程与上述实施方式1、2相同，但不同点在于版图单元H、L中，高电位电源线VDD和第1虚拟电源线VDDV重叠配置，低电位电源线VSS和第2虚拟电源线VSSV重叠配置。
图11是本实施方式的逻辑门单元H、L和版图单元H、L的示例图，其中的基本逻辑门是以非门为例。图11中，(a)示出了逻辑门单元H和版图单元H，(b)示出了逻辑门单元L和版图单元L。
如图11所示，版图单元H、L中，在第1金属布线层形成第1虚拟电源线VDDV和第2虚拟电源线VSSV，在第2金属布线层形成高电位电源线VDD和低电位电源线VSS。而且，高电位电源线VDD和第1虚拟电源线VDDV重叠配置，低电位电源线VSS和第2虚拟电源线VSSV重叠配置。版图单元H中，高电位侧电源端通过第2金属布线层的金属布线31与高电位电源线VDD连接，同时，低电位侧电源端通过第1金属布线层的金属布线32与第2虚拟电源线VSSV连接。版图单元L中，高电位侧电源端通过第1金属布线层的金属布线33与第1虚拟电源线VDDV连接，同时，低电位侧电源端通过第2金属布线层的金属布线34与低电位电源线VSSV连接。
此外，对于例如NAND门，准备与图11的非门相同的版图单元H、L也是容易的。
图12是从图4的逻辑电路按照本实施方式得到的版图的一个例子。如图12所示，高电位电源线VDD和第1虚拟电源线VDDV互相重叠配置，低电位电源线VSS和第2虚拟电源线VSSV互相重叠配置。
根据如上所述的本实施方式，对于ZSCCMOS结构的半导体集成电路装置，可以简易地进行设计，同时，通过使用高电位电源线和第1虚拟电源线重叠、低电位电源线和第2虚拟电源线重叠的版图单元，可以进一步缩小版图面积。
(实施方式5)
图13是表示本发明实施方式5的电子装置结构的框图。图13中的电子装置包括：半导体集成电路装置1和为该半导体集成电路装置1提供电源的电源装置2。可以应用由上述各实施方式1～4得到的任意的半导体集成电路装置作为半导体集成电路装置1。上述电子装置具体而言可以假设为移动电话、DVD解码器等。
电源装置2包括：电池或交直流(AC-DC)转换器等功率供给源3；电源输入端子4a、4b，用于输入功率供给源3产生的电源电压；电源开关5，用于对电源电压进行开关；电压控制装置6，用于接收功率供给源3的电源电压，生成并提供半导体集成电路装置1所需要的电压。此外，VGH、VGL是提供给功率控制用晶体管栅极的控制电压的上限电压和下限电压。
使用电池作为功率供给源3的电子装置，作为长时间使用的便携式(portable)设备非常有效。另外，使用AC-DC转换器作为功率供给源3的电子装置，其省电效果也非常值得期待。
此外，以上说明是本发明较佳实施方式的例证，本发明的范围并不限定于此。
另外，本实施方式中虽使用半导体集成电路装置这一名称，但这是为了方便说明，当然也可以为半导体集成电路、逻辑电路等。
此外，为了降低功率控制用晶体管的导通电阻(ON-resistance)，可以将功率控制用晶体管的阈值电压绝对值设为小于或等于构成逻辑电路的晶体管的阈值电压绝对值。或者，也可以将功率控制用晶体管设为耗尽(depletion)型。但是，通过将Nch晶体管的栅极电压设为小于或等于VSS，将Pch晶体管的栅极电压设为大于或等于VDD，可以使截止漏电流(cut offleak)足够小。
而且，不仅对于普通硅衬底上构成的MOS晶体管，而且对于由SOI结构的MOS晶体管构成的半导体集成电路也可以实施。
例如，可以在SOI结构的硅衬底上形成电源控制用NchMOS晶体管和电源控制用PchMOS晶体管。据此，可以获得不产生闩锁效应(latch up)的优点。而且，各版图单元中的晶体管也可以形成在SOI结构的硅衬底上。
通过使用本发明的设计方法，可以实现ZSCCMOS电路的设计自动化，且能够实现设计工时的大幅削减，所以本发明对简易生成低功耗的半导体集成电路是有效的。

Claims (18)

1.一种半导体集成电路的设计方法，该半导体集成电路包括：高电位电源线和低电位电源线，通过第1功率控制用晶体管与所述高电位电源线连接的第1虚拟电源线，通过第2功率控制用晶体管与所述低电位电源线连接的第2虚拟电源线；其特征在于，该方法包括：
第1步骤，对于各种基本逻辑门，准备第1逻辑门单元和第1版图单元以及第2逻辑门单元和第2版图单元，其中，所述第1逻辑门单元和第1版图单元中，高电位侧电源端与所述高电位电源线连接，且低电位侧电源端与所述第2虚拟电源线连接，所述第2逻辑门单元和第2版图单元中，高电位侧电源端与所述第1虚拟电源线连接，且低电位侧电源端与所述低电位电源线连接；
第2步骤，使用表示待设计逻辑电路的网表，并假设处于电源即将断开之前的状态来进行逻辑仿真，根据该仿真结果，确定构成所述逻辑电路的各基本逻辑门的输出状态；
第3步骤，基于所述第2步骤中确定的各基本逻辑门的输出状态，对于输出状态为“H”的基本逻辑门使用第1逻辑门单元，而对于输出状态为“L”的基本逻辑门使用第2逻辑门单元，来变更所述网表；
第4步骤，基于所述第3步骤中变更的网表，对第1逻辑门单元使用第1版图单元，同时，对第2逻辑门单元使用第2版图单元，来生成版图。
2.根据权利要求1所述的半导体集成电路的设计方法，其特征在于，在所述第2步骤中，将所述逻辑电路的各输入固定为“H”或者“L”来进行逻辑仿真。
3.根据权利要求1所述的半导体集成电路的设计方法，其特征在于，
同一种类的基本逻辑门的第1版图单元和第2版图单元，其晶体管部分的版图相同，且，
第1版图单元中，从高电位侧电源端延伸的扩散层或金属布线通过导通孔与高电位电源线连接，同时，从低电位侧电源端延伸的扩散层或金属布线通过导通孔与第2虚拟电源线连接；
第2版图单元中，从高电位侧电源端延伸的扩散层或金属布线通过导通孔与第1虚拟电源线连接，同时，从低电位侧电源端延伸的扩散层或金属布线通过导通孔与低电位电源线连接。
4.根据权利要求1所述的半导体集成电路的设计方法，其特征在于，
至少有一个第1版图单元包含设置在第2虚拟电源线和低电位电源线之间的功率控制用晶体管；
至少有一个第2版图单元包含设置在第1虚拟电源线和高电位电源线之间的功率控制用晶体管。
5.根据权利要求1所述的半导体集成电路的设计方法，其特征在于，
各第1版图单元和第2版图单元中，所述高电位电源线和所述第1虚拟电源线重叠配置，且所述低电位电源线和所述第2虚拟电源线重叠配置。
6.一种半导体集成电路的设计方法，该半导体集成电路包括：高电位电源线和低电位电源线，通过第1功率控制用晶体管与所述高电位电源线连接的第1虚拟电源线，通过第2功率控制用晶体管与所述低电位电源线连接的第2虚拟电源线；其特征在于，该方法包括：
第1步骤，对于各种基本逻辑门，准备第1版图单元和第2版图单元，其中，所述第1版图单元中，高电位侧电源端与所述高电位电源线连接，且低电位侧电源端与所述第2虚拟电源线连接，所述第2版图单元中，高电位侧电源端与所述第1虚拟电源线连接，且低电位侧电源端与所述低电位电源线连接；
第2步骤，使用表示待设计逻辑电路的网表，并假设处于电源即将断开之前的状态来进行逻辑仿真，根据该仿真结果，确定构成所述逻辑电路的各基本逻辑门的输出状态；
第3步骤，基于所述第2步骤中确定的各基本逻辑门的输出状态，对于输出状态为“H”的基本逻辑门使用第1版图单元，而对于输出状态为“L”的基本逻辑门使用第2版图单元，来生成版图。
7.根据权利要求6所述的半导体集成电路的设计方法，其特征在于，在所述第2步骤中，将所述逻辑电路的各输入固定为“H”或者“L”来进行逻辑仿真。
8.根据权利要求6所述的半导体集成电路的设计方法，其特征在于，
同一种类的基本逻辑门的第1版图单元和第2版图单元，其晶体管部分的版图相同，且，
第1版图单元中，从高电位侧电源端延伸的扩散层或金属布线通过导通孔与高电位电源线连接，同时，从低电位侧电源端延伸的扩散层或金属布线通过导通孔与第2虚拟电源线连接；
第2版图单元中，从高电位侧电源端延伸的扩散层或金属布线通过导通孔与第1虚拟电源线连接，同时，从低电位侧电源端延伸的扩散层或金属布线通过导通孔与低电位电源线连接。
9.根据权利要求6所述的半导体集成电路的设计方法，其特征在于，
至少有一个第1版图单元包含设置在第2虚拟电源线和低电位电源线之间的功率控制用晶体管；
至少有一个第2版图单元包含设置在第1虚拟电源线和高电位电源线之间的功率控制用晶体管。
10.根据权利要求6所述的半导体集成电路的设计方法，其特征在于，
各第1版图单元和第2版图单元中，所述高电位电源线和所述第1虚拟电源线重叠配置，且所述低电位电源线和所述第2虚拟电源线重叠配置。
11.一种半导体集成电路装置，其特征在于，该装置包括：
高电位电源线和低电位电源线；
通过第1功率控制用晶体管与所述高电位电源线连接的第1虚拟电源线；
通过第2功率控制用晶体管与所述低电位电源线连接的第2虚拟电源线；
具有版图相同的晶体管部分的第1单元和第2单元；
所述第1单元中，从高电位侧电源端延伸的扩散层或金属布线通过导通孔与所述高电位电源线连接，同时，从低电位侧电源端延伸的扩散层或金属布线通过导通孔与所述第2虚拟电源线连接；
所述第2单元中，从高电位侧电源端延伸的扩散层或金属布线通过导通孔与所述第1虚拟电源线连接，同时，从低电位侧电源端延伸的扩散层或金属布线通过导通孔与所述低电位电源线连接。
12.根据权利要求11所述的半导体集成电路装置，其特征在于，
所述第1单元包含设置在所述第2虚拟电源线和所述低电位电源线之间的功率控制用晶体管；
所述第2单元包含设置在所述第1虚拟电源线和所述高电位电源线之间的功率控制用晶体管。
13.根据权利要求11所述的半导体集成电路装置，其特征在于，
所述高电位电源线和所述第1虚拟电源线互相重叠配置；
所述低电位电源线和所述第2虚拟电源线互相重叠配置。
14.根据权利要求11所述的半导体集成电路装置，其特征在于，
所述第1功率控制用晶体管和第2功率控制用晶体管的阈值电压的绝对值小于或等于构成所述第1单元和第2单元的晶体管的阈值电压的绝对值。
15.根据权利要求11所述的半导体集成电路装置，其特征在于，
所述第1功率控制用晶体管和第2功率控制用晶体管为耗尽型。
16.根据权利要求11所述的半导体集成电路装置，其特征在于，
所述第1功率控制用晶体管和第2功率控制用晶体管形成在绝缘体上硅SOI结构的硅衬底上。
17.根据权利要求11所述的半导体集成电路装置，其特征在于，
构成所述第1单元和第2单元的各晶体管形成在SOI结构的硅衬底上。
18.一种电子装置，其特征在于，该装置包括：
权利要求7所述的半导体集成电路装置；
为所述半导体集成电路装置提供电源的电源装置。
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