TW200836081A - Semiconductor integrated circuit designing method, semiconductor integrated circuit device, and electronic device - Google Patents

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200836081 九、發明說明： 【發明所屬之技術領域】 化之電力控制而:ί的:;成為了低耗電 【先前技術】 以往’就達成半導體積體電路之低耗電化的方法 用鋸齒形超截止CMOS電路p + μ _ 有使 M0S ^^ΓζΓ ^ CMOS(ZSCCMOS)^ 方法。 私路（21汉呢 Posted Gate MOS(ZBGMOS))之 —顯示ZSCCM0S電路之構成。於ZSCCM0S電路中，成為電 ’屮、組合電路50之中，關於電源即將切斷前為「L:輸 高電位側電源端與通過電力控制用電晶體MP而 ，線VDD之虛擬電源線V腑連接，低電位側電源端 二！：位讀、線VSS連接。又’關於電源即將切斷前輸出為 的趣輯閘電路’高電位側騎、端與高電位電源線I連接，傾位

側電源端與通過電力控制用電晶體MN而連接在低電位電源線I 之另一虛擬電源線Vssv連接。 藉由此電路構成，能將電力控制用電晶體之閘•汲極耐壓壓 低’且旎使電源回復時，組合電路50之狀態的回復時間縮短。（參 照專利文獻l·、非專利文獻1) 〇 乂 【專利文獻1】日本特開2005 — 39334號公報 【非專利文獻 1】Kyeong_sik Min 等人，”Zigzag Super Cut_off CMOS (ZSCCMOS) Block Activation with Self-Adaptive Voltage Level Controller. An Alternative to Clock-Gating Scheme in Leakage Dominant Era^ ^ 2003 IEEE International Solid-State Circuits

Conference，session 22, TD: Embedded Technologies，Paper 22·8 【專利文獻2】日本特開2003 — 218210號公報 200836081 【發明内容】 [發明欲解決之問題] 的問ί是’制上述低耗電技術之轉體频電路有如以下 之*設計階段產生之網路表，不帶有在成為電源切齡㈣ 的i接資侧電源端及低電位側電源端 無法使用網絲絲钱馳躺轉體積體電路， 述低耗電電路技術之半導體積體電路，即使μ目 传夂it曲閘，也111為電源切斷時輸出狀態為「η」或「L ‘、、、而 峨側電源端及低電位侧電 ^」，而 則會花費二S配!不ΐ際如果以手動實施電 示了 i置佈局之設計方法而言，於專利文獻2揭 释性地將電源予以配線之佈局 在配線步驟之中需要特殊處理，所d t父方J 形，有花費龐大處理時間的問題。㈣象輪龐大之情 之半而成，目的在於提供能將ZSCCM0S構造 [解^方二的方法設計之設計方法。 本^种’預絲備具有魏魏且電輯 之 擇單元胞並產生佈局。’减據其結果來選 亦即，第1發明為一種半導體積體電路之 體積體電路具有:高電位電源線及低電位電源線V篦丨考二t 過第i電力控制用電晶體而連接於前述高電^ 虛擬賴線，通過第2電力控彻電晶體而連接於^電 6 200836081 二有以下步驟：第1步驟，關於各種類之基本邏輯閘，準備

高電位鶴線連接且低電位側電源端S 以連接之f 1賴閘單元胞及第1佈局單元胞， 立側電源端與前述第1虛擬電源線 ^ 2 2 ；Ϊ；ί 上，弟2 乂驟，使用表示設計對象之邏輯電路 步輸出狀態；第3步驟，基於前述第2 之本賴狀輸雛g，_輪級態為「H」 能邏輯閘單元胞，另—方面，關於輸出狀 j第4 3基f、’、，用第2邏輯閘單元胞，改變前述網路 1、羅短P(::;在別述第3步驟之中經變更的網路表，對於第 吏2使7，局單元胞，同時對於第2邏輯閘單元胞 使用弟2佈局早兀胞，來產生佈局。 依…、此弟1电明，關於各種類之基本邏輯閘， 古 端？咼電位電源線連接且低電位侧電源端與第2虛擬 包源、、泉連接之弟1邏輯閘單元胞及第丨佈局單元 ίίίίΚ ii擬電源線連接且低電位側電源端與低‘電源 、L =單元胞及第2佈局單元胞。織，使用表示 邏，，網路表，進行假想電源即將切斷前之狀態 .^ ^ ，攸此杈擬結果決定構成前述邏輯電路之各基本邏輯 Ϊ後，關於輸出狀g為「Η」之基本邏輯閘，使用 $ 早兀胞’^一方面’關於輸出狀態為「l」之基本邏輯 二’使用第2邏輯料元胞，改變前述網路表，並基於此經變更

1 1 ^ f^eW =2 閘早兀胞使用第2佈局單咖，來產生佈局。藉此， 此將使用zsratos電路之半導體積體f路之佈局，綱簡易的方 法產生。 又’第2發明為-種半導體積體電路之設計方法，該半導體 200836081 擬電源線，通iH r：^t接麵述高電位電源線，·第2户 =雨述高電位電源線連接且低電位側‘端^5、+，f側電源 f、線連接之第2佈局單元胞；第2步 虛擬電 輯電路的網路表，每#加相恭便用表不没計對象之邏 從此模擬結果，決^二二二^斷刖之狀態的邏輯模擬， 出狀態’關於輪出狀離為fH 各基本邏輯閘之輪 胞，另-方面，關於:出狀態為「1=邏=第丄:巧元 局單元胞，來產生佈局。 心丞奉璉輯閘，使用第2佈 +依照此第2發明，關於各種類之基本邏輯閘， j °紐，制絲設計職之 之美太1“基ί雄閘之輸出狀態。紐，關於輸出狀態為「H」 基m羅=第！佈局單元胞’另一方面，關於輸 i將使1’使用第2佈局單元胞，並產生佈局。藉此， =用ZSCCM0S電路之半導體積體電路之佈局，利用簡易 並且，前述第1或第2發明之半導體積體電路之設計方法中， ，弟2麥驟之中，較佳為將前述賴電路之各輸入固定為 L」而進行邏輯模擬。 一又，泊述第1或第2發明之半導體積體電路之設計方法之中， 同-麵之基本，輯閘之第i及第2佈局單元胞，電晶體部之佈 局為共通的，且第1佈局單元胞之中，從高電位侧電源端延伸之 200836081 严f位電源線連接’同時從低 過導通孔而與第1虛擬電源線連接，同時，ί 伸的擴散層或金屬配線，通過導通孔而“ΐ 至少ί個第Λ發明之半導體積體電路之設計方法之中， 電源線之3設置衫2虛㈣轉與低電位 曰曰線與高電位電源線之間之電力控制用電 各第f 佈體，電路之設計方法中’ 擬電源線崎成位電麟麟述第1虛 源線配置為使重疊較^。_低％位電源線與前述第2虛擬電 線及低為導體積體電路裝置，具備：高電位電源 體而盘弟1虛擬電源線’通過第1電力控制用電晶 杵制用、電連接；第2虛擬電源線，通過第2電力 rf 低電位電源線連接;及第1及第2單元胞， 於前述第1單元胞，從高電位側電源端 i ί日i電㈣絲通過導通孔而連 、it 1電源端延伸之擴散層或金屬配線，與前述第2 ί源：伸線於弋胞’從高電位侧 曰屬配線，與刖述第1虛擬電源線通過導 從低電位侧電源端延伸之擴散層或金屬配線， 與刖述低電位電源線通過導通孔而連接。 〜十$ L前，3發明之半導體積體電路裝置之中，較佳為， 具有設置在誠第2虛擬電·與前述低電位 包源、、泉之間的电力控制用電晶體，前述第2單元胞，具有設置在 200836081 I述第1虛擬電源線與前述高電位電源線之間的電力控制用電晶 、一又’月ίι述第3、發明之半導體積體電路裝置之中，較佳為，前 ，向1位電源f與，述第1虛擬電源線配置成彼此重疊，前述低 龟位黾源線與前述第2虛擬電源線配置成彼此重疊。 #又’ W述第3發明之半導體積體電路裳置中，較佳為，第i =2電力控綱電晶體，臨界值電壓之絕對値小料於構成前 述弟1及第2單元胞之電晶體之臨界值電壓之絕對値。

又’則述第3發明之半導體積體電路裝置中，較佳為，第丄 及苐2電力控制用電晶體為空乏(depleti〇n)型。 话述第3發明之轉體積體電路裝置巾，較佳為，第1 及^电力控制用電晶體形成在S0I(Silic〇n〇nInsulat〇r)構造 之矽基板上。 …第3發明之半導體積體電路裝置中，較佳為，構成 乐1及弟^早元胞之各電晶體，形成在观構造之絲板上。 明，為—種電子裝置，具備:前述第3發明之半導 G裝i路衣置’以及對於前述半導體積體電路裝置供給電源之 [發明之效果] 夕佑ϊϊίΓΓ能將具有電力控制用電晶體之半導體積體電路 之佈局4輕易地自動化，並大幅地減少設計的人力。 【實施方式】 (據以實施發明之最佳形態） 關於本發明之實施形態參照圖式加以説明。又，以下 絕緣體-半導體)電晶體之代表例使用M0S(金氧 (實施形態1) 圖1顯示本發明之實施形態1之半導體積體電路之設計方法 10 200836081 ϊίϊΐί'日、tw 1 ’對於本實施職之半導體频電路之設計方 種類之中’關於各種類之基本邏輯閘，準備2 及作為^即作為第1賴閘單元胞之邏輯閘單元胞h 分的、、' 補1閘單元胞之邏輯閘單元胞L，並準備請類佈局單 置，作ί第1佈局單元胞之佈局單元胞Η及作為第2佈局 局單元胞L。該等邏輯閘單元胞h、l及佈局單元胞H、 L’例如’預趣存在諸庫。 平 H及佈局單㈣H中，基本邏輯閘之高電位側 ^用源線VW連接’且低電位側電源端與通過電力控 用:日日體而連接在低電位祖線Vss之第2虛擬電源線v聊連 、、方面，邏輯閘單元胞L及佈局單元胞L中，高電位侧電 源f:、通過電力控制用冑晶體而連接在高電位電源線n工虛 擬電，線v_連接，且低電位侧^端肖低電位電源線Vss連接。 在此，基本邏輯閘，係指成為構成邏輯之基本的邏輯 示反相器、NAND、N0R。

圖j顯不邏輯閘單元胞H、L及佈局單元胞H、L之一例，係 以反相作絲本邏輯閘之例。關t，⑷表示邏輯 η 及佈局單το胞Η，（b)表示邏輯閘單元胞L及佈局單元胞L。又， 圖2之中，包含X之□代表將擴散層與第丨金屬配線層予以 導通孔(接點）。其他佈局圖也相同。 如圖2(a)所*，於反相器之邏輯閑單元胞jj⑽，高電位側 電源端與南電位電源線VDD連接，且低電位側電源端與第2虛擬· 源線Vssv連接。又，於佈局單元胞Η，高電位電源線I、第i虛^ 電源線Vddv、低電位電源線vss及第2虛擬電源線Vssv由同一層二金 屬線構成，從高電位側電源端延伸的擴散層7通過導通孔\ 1而 與高電位電雜Vdd連接，從低電侧電源觀狀擴散層 過導通孔12而與第2虛擬電源線VSS7連接。 〃曰 又，如圖2(b)所示，於反相器之邏輯閘單元胞L(IL)，高電 11 200836081 位」虛挺％源、線V贿連接，且低電位侧電源端與低電 f %源線Vss連接。又，於佈局單元胞L，高電位電源線Vd”第i 虛擬電源線vDW、低電位電源線Vss及第2虛擬電源線Vssy 一芦 =金屬配線構成，從高電位侧電源端延伸之擴散層7通過導通^ 層10通過^通孔14而與低電位電源線Vss連接。亦即 月^ Η與佈局單元胞l，在配置有電晶體之電晶體部之佈局為 的，僅有穿入擴散層7、1〇之導通孔位置不同。 ”、、 /圖3顯示邏輯閘單元胞Η、L及佈局單元胞Η、L之1他例， 係=NAND閘作為基本邏輯閘之例者。同圖中，⑷代表邏輯 兀I Η及饰局單元胞Η，⑹代表賴閘單元胞L及佈局單元胞l。 Ϊ名圖^之中、：黑色的□表示將第1金屬配線層與第2金屬配線 層予以連接之導通孔。其他佈局圖之中亦同。 、、、 如圖3(a)所示，於NAND閘之邏輯閘單元胞H(NAH)，高 與ί電位電源線VDD連接’且低電位侧電源端與第2虛擬 j線Vssv連接。又，於佈局單元胞H，高電位電源線％”第 ^線V,”低電位電源線Vss及第2虛擬電_ v一同二f ^配線構成，從高電位侧電源端延伸的金屬配線g通過 通而過連接，從低1源端延伸之金屬配線 8通過v通孔16而與弟2虛擬電源線Vssv連接。 又，如圖3(b)所示，於NAND閘之邏輯閘單元胞以财古 =與Λ1虛擬魏線V，連接’且低電位側電源端與^ rl# ί線Vss連接。於佈局單元胞[，高電位電源線VDD、第 ^$源線v_、低電位電源、線Vss及第2虛擬電源線由同f Μ己線j域，從高電位側電源端延伸之金屬配線9通過 = 而與第1虛擬電源線V腑連接，從低電位侧電源端 配，8通過導通孔18而與低電位電源線Vss連接。亦即申 單元胞L，在配置有電晶體之電晶體部之佈局為 5，僅有牙入金屬配線9、8之導通孔之位置不同。 … 12 200836081 其次，第2步驟S12之中，使用表示設計對象 、 網路表100，假想電源即將切斷前之狀態而進行 ^^路的 此模擬結果，關於麵於網路表⑽之構錢輯、:=後從 輯閘，決定其輸出狀態。 的各基本邏 圖4顯不表現於網路表100之邏輯電路電路 邏輯電路，係在邏輯設計階段產生。圖4之中，j如圖4的 配給各基本邏輯閘的實例名稱（Instance _)。、福為分 如圖4所示，各基本邏輯閘中，高電位側 古 源線I連接，低電位侧電源端盥 ^ 呵笔位電 :位側電源端及低電位側電源端哪一者應與;;電： 、。然後，假想電源即將切斷前之狀態，使闕 邏輯她。在狀邏輯顯，姻 ，仃 具體而言’將表示於網路表_的各輸人固定ίΗ；；^立 L」^低鲜），而進行邏輯模擬。織，從此 二二或 決疋構成邏輯電路之各基本邏輯閘之輸出狀態。、狀、、、。果， 例如圖4之情形’將輸出端m固定 =閘 = 單元胞H，另一方而，心為H」之基本邏輯閘，使用邏輯閘 圖5 5所爾電路圖。 IL2、麵i。再者，於古PjA1分別被取代為邏輯閘單元胞ΙΗ1、 p；i〇s ^ 屯曰日肢MP在低電位電源線Vss與第2 13 200836081 虛擬電源線Vssv之間，插入有電力控制用NchM〇s電晶體丽。 然後，第4步驟S14之中，基於在第3步驟S13之中婉 =路i 1於邏·料胞H使用佈局單元胞H，同時對於邏輯 閘早兀胞L使用佈局單元胞l，而產生佈局。 例如，從如圖5之網路表，產生了如圖6所示的佈局。於 佈^ :Λ〇的61、62各自為與邏輯閘單元胞1HWL2、NAH1對應之 ί 二，63為包含電力控制用p_s電㈣-與電力 控制用NchMOS電晶體MN的佈局單元胞。 ，由使用本實郷態之半導體積體之 ;i = 半導體積體電路裝置。此半導體積= 制用電晶她電力控 包含具有佈局共通的電晶體部作為第接。再者， 60、6卜於單元胞6〇，從古 罘2早兀胞的單兀胞 伸之擴散層10與第2虛擬電 ’、= ’從低電位侧電源端延 元胞61，從高電位側^通過導通孔12而連接。於單 通過導通孔13而連^，’同^ 擴散層7與第1虛擬電源線V_ 與低電位電源魏狀擴散層10 為單ΐ胞Itmr導對應之佈局單元胞(稱 元胞62財佈局為共通之^ =衣置之情形，此單元胞A與單 62，從高電位侧電源端延柚夕二卩。亚且，如圖6所示，單元胞 f^ is , 弟2虛擬電源線-电彳电源蝠延伸之金屬配線8與 如圖3(b)所*，從二^$孔16而連接。另-方面單元胞a， 電源線V_通過導通 ^ =端延伸之金屬配線9與第丄虛擬 ，同時，從低電位側電源端延伸 14 200836081 之金屬配線8與低電位電源線Vss通過導通孔18而連接。 依照如上述本實施形態，關於ZSCCM0S構造之半導體積體電 路，基於邏輯模擬結果，使邏輯閘單元胞Η、L反映於網路表，並 配置與該等對應之佈局單元胞Η、L，能簡易設計。因此，能達成 佈局設計之自動化並大幅減少設計人力。 以上說明係以基本邏輯閘為例，但是基本邏輯閘以外，於緩 衝器、AND、〇R等一般邏輯閘之情形，可以用基本的基本邏輯閘之 組合構成。例如，缓衝器由2個反相器、AND由NAND與反相器、 0R由N0R與反相器構成。

圖7顯示AND閘之例。同圖中，（a)表示輸出狀態為「H」之 ，閘中使用的邏輯閘單元胞(ANH)及佈局單元胞，⑹表示輸出狀 態為「L」之AND閘使用的邏輯閘單元胞(ANL)及佈局單元胞。 如圖7(a)所示，邏輯閘單元胞ANH，係由邏輯閘單元胞 MLO^AND閘之邏輯閘單元胞L)與邏輯閘單元胞INH(反相器之邏 輯閘單元胞H)的組合構成。另一方面，如圖八❸所示，邏輯閘單 π，·1，由邏輯閘單元胞NAH(NAND閘之邏輯閘單元胞H)與邏輯 閘單το胞INL(反相器之邏輯閘單元胞L)之組合構成。 (實施形態2) 、化Ξ 8^不本發明之實_態2之半導體韻電路之設計方法 圖1 依關—8,說明本實施形態之半導體積體電路之設計方法。 猶佑I置3第」步驟S21，關於各種類之基本邏輯閘，準備2 作為第1佈局單福之佈局單元胞H，及作為 料編位電源 ss之第2虛_=連==而= 早二胞L，南電位側電源端與通過 帝 ，，局 15 200836081 Ϊ位電源線Vss連接。佈局單元胞Η、L之例，如圖2及圖3所示 ，於第2步驟S22之中，使用表示設計對象之邏輯電路 假想電源即將切斷前之狀態而進行邏輯模擬。然 fit於此模擬結果，關於表示於網路* 1G。之構錢輯電路的 • 土本邏輯閘，決定其輸出狀態。此步驟S22，與實施形態1的步 *驟S12相同。 然彳^，於第3步驟S23之中，基於在第2步驟S22決定的各 ，本，輯問之輸出狀態，從網路表⑽產生佈局。亦即，關於輸 (、「H」之基本邏輯閘使關局單元胞Η，另—方面，關於 輸出狀恶為「L」之基本邏輯閘使用佈局單元胞L，而產生佈局。 此結果^例如、，從圖4之邏輯電路，產生如圖6的佈局。 ^知、如上述本貫施形態，關於ZSCCM〇s構造之半導體積體電 路，藉由基於邏輯模擬結果，配置與各基本邏輯閘對應的佈局單 兀胞H、L，能簡易地設計。因此，能達成佈局設計自動化及設計 人力大幅減少。 (實施形態3) 一本發明之貫施开久悲3，基本的處理流程與上述實施形態1、2 同。惟佈局單元胞H、L之至少-部分内建電力控綱電晶體之點 為不同。 圖9顯示本貫施形悲之邏輯閘單元胞h、l及佈局單元胞 之-例，係以反相1§作為基本邏輯閘之例。同圖中，⑷表示邏輯 ，閘單元胞H及佈局單元胞H，（b)表示邏輯閘單元胞L及佈局單元 • 胞L。 如圖9(a)所示，於邏輯閘單元胞η，高電位側電源端盥高帝 位電源線V⑽連接，且低電位侧電源端與第2虛擬電源線^連接= 又，在低電位電源線Vss與第2虛擬電源線Vssy之間設置有電力控 制用電晶體。又，於佈局單元胞Η，從高電位侧電源端延伸之金£ 配線25通過導通孔23與高電位電源線Vdd連接，從低電位侧電源 16 200836081 用電晶體21。 、 亚疑包源線Vssv之間，設有電力控制 第1虛擬電所拿 1於邏輯閑單元胞L，高電位側電源端與 連接。又，高電^ | 電源端與低綠電源線Vss ，制用雷日辦ί /原線與弟虛擬電源線Vw之間設有電力 ill 15 屬配綠25通過導通孔2β而與第1虑兩 側電源端延伸之全屬M %:s f…躲Vw賴，從低電位

連接。又，通過導通孔27而與低電位電源線L 2二t電源線Vdd與第1虛擬電源線一 ^ 9之略’但關於例如麵問，亦可輕易地準備與圖 反相°°同樣的邏輯閘單元胞U、L及佈局單元胞H、L。 ㈣顯示從® 4^雜電路，由本實細彡態制之佈局例。 左端之早70胞，具有設置在低電位電源線Vss與第2 Vssv之間的電力控制用電晶體21，中央的單元胞，具 電位電源線‘與第1虛擬電源線κ間的電力控制^ %晶體22。 依照如上述本實施形態，關於ZSCCM0S構造之半導體積體電 路裝置’可以簡易地設計，同時，藉由使助建電力控制用電晶 體之佈局單元胞，可使佈局面積更小。 (實施形態4) ' 本發明之實施形態4，基本的處理流程與上述實施形態丨、2 相同。惟不同點在於:佈局單元胞Η、[之中，配置成使高電位電 源線Vdd與第1虛擬電源線yDDV為重疊，且配置成低電位電源線Vss 與第2虛擬電源線vssv重疊。 圖11顯示本實施形態之邏輯閘單元胞H、L及佈局單元胞η、 L之一例，係以反相器作為基本邏輯閘之例。同圖中，（a)表示邏 輯閘單元胞Η及佈局單元胞Η，（b)表示邏輯閘單元胞L及佈局單 17 200836081 元胞L。 f 如圖11所示，佈局單元胞Η、L·之中，第i金屬配、 有第1及第2虛擬電源線v丽、Vssv，第2金屬配線層形成右二=成 電源線VDD及低電位電源線Vss。並且，高電位電源曰線^^ = 弟1虛擬電源線乂斯重疊，低電位電源線Vss配置成盘·^ 9 源線w疊。佈局料胞"，高電位側電源 線層之金屬配線31而與高電位電源線yDD連接，同時，雷— 電源端通過第1金触線狀金屬配線32而與第2虛源、貝’ 連接。佈局單元胞L中，高電位侧電源端通過第i金"^ ssv 金屬配線33而與第1虛擬電源線v丽連接，同時，低帝位彻二= 端通過第2金屬配線層之金屬配線34而與低電位電源“撕連 又，圖示雖省略，但例如關於NAND閘’亦可輕易地準安 11之反相器同樣的佈局單元胞H、L·。 一圖 f 12顯示從圖4之邏輯電路，利用本實施形態得到之 i此重ΐ 12=1 示’高電位電源線Vdd與第1虛擬電源線Vw配置成 ^此重宜’低電位電源線Vss與第2虛擬電源線、配置成彼此= ，照如上述本實施雜，關於ZSG_構造 3ί、、，可以簡易地設計，同時，藉由使用高電值電源線ΪΪ1 且低電位電源線與第2虛擬電源線重疊的佈局單 兀脃，此使佈局面積更小。 早 (實施形態5) 13之圖中13 Ϊ示本發明之實施形態5之電子裝置之構成方塊圖。圖 體積體^^子裝置，具有：半導體賴1路裝置1;輯於此半5 Γ 供給賴之獅裝置2。轉體積體電路裝置 中任去虹述各實細彡態卜4_之半導體雜電路裝置1 者。此電子震置具體而言，可想成是行動電話、勵解瑪^ 電源裝置2，具備：電池或AC-DC變換器等電力供給源3 ;電 18 200836081 開關源電壓輪出 ^之電源電壓，錢電力= 、、、口。又，ι、&為提供给帝 、电路衣置1鬲要的電壓並供 限電壓及下限電壓。、兔工制用電晶體之閘的控制電壓的^ 使用電池作為電力供仏 可攜式機器非常有效。ί:二3 ’作為使用時間長的 之電子裝置，也能充分期待^果沉作為電力供給源3 明之ί圍以上説3獅發3㈣當實嶋例證，並非限定本發 又，為了降低電力控制用電輯電路等。 力控制用電晶體之臨界值電壓定^阻，亦可將電 路之電晶體之臨界值電壓的絕=對t為構成邏輯電 ^V ^i(pdehPl：tl〇n)^ ° ^ ^ t«；Ι ΐί ςπτ上者不n僅於構成於通常石夕基板上的M0S電晶體，對於由 «th:;°:rlator)^Most^ ㈣也用譲QS電晶體及電控制用臟os電晶 成在SOI構造之梦基板上。藉此，可得到不引起閃鎖 ，(latch-up)之優點。再者，各佈局單元 可 成在SOI構造之石夕基板上。 私日日骽也·]形 [產業利用性] 藉由使用本發明之設計方法，可賴ZSG(細電路之設計自 19 200836081 【圖式簡單說明】 圖1頒$本1明之實施形態丨之半導體積體電路之設計方法 流程圖。

㈣發明之實施賴1之賴料元胞H、L

及佈胞發明之實卿態1之魏料元胞H、L 圖4顯示表示於網路表之邏輯電路之電路圖例。 圖5顯π圖4之邏輯電路經變更的結果電路 圖6顯示從圖4之邏輯電路產生之佈局。 ϊ 示_閘之邏輯閘單元胞及佈局單元胞例。 =8 _本㈣之實施形態2之半導體積體 法 流程圖。 ib)f示本發明之實施形態3之邏輯閘單元胞h、l 及佈局單兀胞Η、L例。 圖10顯示本發明之實施形態3得到之佈局例。 M tKai H(bi顯示本發明之實施形態4之邏輯閘單元胞H、L 及佈局單兀胞Η、L例。 圖12顯示本發明之實施形態4得到之佈局例。 圖13齡本發明之實施形態5之電子裝置之構成方塊圖。 圖14顯示ZSCCM0S電路之構成電路圖。 【主要元件符號說明】 MP第1電力控制用電晶體 丽第2電力控制用電晶體 S11準備邏輯閘單元胞H、L、佈局單元胞H、l S12邏輯模擬，決定各基本邏輯閘之輸出 S13使用邏輯閘單元胞H、L，改變網路表 20 200836081 S14 使用佈局單元胞Η、L，產生佈局

521 準備佈局單元胞H、L 522 邏輯模擬，決定各基本邏輯閘之輸出 523 使用佈局單元胞Η、L，產生佈局 Vdd向電位電源線

Vddv第1虛擬電源線 Vss低電位電源線 Vssv第2虛擬電源線 1半導體積體電路裝置 2電源裝置 3電力供給源 4a電源輸出端子 4b電源輸出端子 5電源開關 6電壓控制裝置 7擴散層 8金屬配線 9金屬配線 10擴散層 11導通孔 12導通孔 13導通孔 14導通孔 15導通孔 16導通孔 17導通孔 18導通孔 21電力控制用電晶體 22電力控制用電晶體 21 200836081 23導通孔 24導通孔 25金屬配線 26導通孔 27筹通孔 28金屬配線 31金屬配線 32金屬配線 33金屬配線 34金屬配線 50組合電路 60單元胞（第1單元胞) 61單元胞（第2單元胞) 62單元胞 63佈局單元胞 100 網路表 22

Claims (1)

1. 200836081 十、申請專利範圍： 半導^積ίίί難縣私崎綠，係輯以下構成之 千 — fI位電源線及低電位電源線；第1虛擬電源線，通過第1 电力，制用電晶體而與該高電位電源線連接；第2虛擬電 通過第2電力控制用電晶體*無㈣位電源線連 〜 其特徵在於具備以下步驟： 盥·基本邏輯閘，準備：高電位側電源端 i之^ ίΐ，位側f源端與該第2虛擬電源線連 接之弟1 _閘早兀胞及弟丨佈局單元胞，及 之第2建輯閘早兀胞及苐2佈局單元胞； 第2步驟，使絲示設計縣之麵電路的網路表， 邏輯從此模擬結果，決定構成該 ，第3二基以^ 一方面，關於輪出狀態為「L」之基本邏輯閘，使Ϊί 2 邏輯閘單元胞，來改變該網路表， 、顯便用弟2 、r沾第f步驟’基於在•第3步驟之中經變更之網路表，對笛1 邏輯間單元贼㈣1佈騎元胞，同時，對於第2表^^ 胞使用第2佈局單元胞，來產㈣局。 、以翁閘早元 半導體髓魏妓計綠，錢狀似下構成之 力控:線，，通過第1電 第2電力議機嶋線，通過 其特欲在於具備以下步驟·· 第1步郡，關於各種類之基本邏輯間，準備：高電位側電源端 23 200836081 源端與該第2虛擬爾連 ίίΐ：^^^ 出狀i3:S「=::ri基本邏輯閘之輪 胞，另-方面，關於「本邏㈣，使用第1佈局單元 局單元胞，產生佈局Γ —」之基本邏輯閘’使用第2佈 法，積體電路之設計方 或「L」，而進行邏it中將5亥•電路之各輸入固定為「H」 法，1中2項之轉體龍電路之設計方 晶體部之佈局為基佈局單元胞，電 而與第喻&導通孔 而與低電位電源線連^ Γ故伸之擴散層或金屬配線通過導通孔 法，1 *2項之半導體積體電路之設計方 線與低電位電源線之間的曰包^設置於第2虛擬電源 單元胞，包含設詈於3 制用电晶體，至少1個第2佈局 控制用電晶體 源線與高電位電源線之間的電力 法，或2項之半導體積體電路之設計方 各弟1及弟2佈局單元胞之中，該高電位電源線與該 24 200836081 第1虛擬電源線配置成使重疊，且該低電位電源線與該第2擬 笔源線配置成使重疊。 7· —種半導體積體電路裝置’具備：高電位電源線及低電位電 源線；第1虛擬電源線，通過第1電力控制用電晶體而與該高電 位電源線連接；第2虛擬電源線，通過第2電力控制用電1曰^=與 该低電位電源線連接；具有佈局共通的電晶體部的第1及第2單元 胞； 其特徵在於：

   f第1單元胞，從高電位側電源端延伸之擴散層或金屬配線 /、该咼電位電源線通過導通孔而連接，同時從低電位側電源端延 伸的擴散層或金屬配線與該第2虛擬電源線通過導通孔而連接， 该第2單元胞，從高電位側電源端延伸之擴散層或金屬配線 與該第1虛擬電源線通過導通孔而連接，同時從低電位側電源端 k伸之擴政層或金屬配線與该低電位電源線通過導通孔而連接。 ^ δ·如申請專利範圍第7項之半導體積體電路裝置，其中，該 第1單元胞，具有設置在該第2虛擬電源線與該低電位^源線= =的電力控制用電晶體，該第2單域，具有設置在該第}虛擬 笔源線與該高電位電源線之間的電力控制用電晶體。 9·如申請專利範圍第7項之半導體積體電路裝置，其中，該 高電位電源線及該第1虛擬電源線配置成彼此重疊，該&電位g 源線及該第2虛擬電源線配置成彼此重疊。 一 冲1〇·如申請專利範圍第7項之半導體積體電路装置，其中，該 第1及第2電力控制用電晶體之臨界值電壓的絕對値，小'於等於 構成該第1及第2|元胞之電晶體之臨界值電壓的絕對値。 如申請專利範圍第7項之半導體積體電路裝置，其中，該 第1及第2電力控制用電晶體為空乏(depieti〇n)型。 12·如申請專利範圍第7項之半導體積體電路裝苴 控制用電晶體，形成在S01 (si 1 icon on 1騰1伽） 25 200836081 13. 如申請專利範圍第7項之半導體積體電路裝置，其中，構 成該第1及第2單元胞之各電晶體，形成在SOI構造之矽基板上。 14. 一種電子裝置，其特徵在於包含：申請專利範圍第7項之 半導體積體電路裝置，以及對於該半導體積體電路裝置供給電源 之電源裝置。 十一、圖式：

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