CN108702148A - 面积高效且稳健的静电放电电路 - Google Patents

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Abstract

描述了一种装置，其包括：焊盘；第一晶体管，该第一晶体管与第二晶体管串联耦合并且被耦合至所述焊盘；以及自偏置电路，该自偏置电路用于偏置所述第一晶体管以使得所述第一晶体管在静电放电(ESD)事件期间将被弱偏置。还描述了一种装置，其包括：第一晶体管，第一局部镇流电阻器，该第一局部镇流电阻器由沟槽接触(TCN)层形成，该第一局部镇流电阻器具有耦合至所述第一晶体管的漏极端子或源极端子的第一端子。

Description

面积高效且稳健的静电放电电路
优先权要求
本申请要求2016年3月18日提交的、题为“AREA-EFFICIENT AND ROBUSTELECTROSTATIC DISCHARGE CIRCUIT(面积高效且稳健的静电放电电路)”的美国临时专利申请S/N.15/073,950的优先权，并且该美国临时专利申请通过引用其整体结合于此。
背景技术
静电放电(ESD)是两个充电节点(例如，耦合至集成电路(IC)的输入-输出(IO)引脚)之间电荷的突然放电。此静电放电典型地产生短持续时间内通过IC的大电流，如果未经恰当处理或保护，则这会导致IC的损坏或破坏。此通过被称作ESD保护电路的电路来旁路大电流。典型地，ESD保护电路提供电流路径，该电流路径用于在ESD事件发生时进行接地和/或供电，以便因ESD事件导致的高电流绕过IC中的ESD敏感电路。
附图说明
从以下给出的详细描述并从本公开的各实施例的附图，将更全面地理解本公开的实施例，然而它们不应当被理解为将本公开限于特定实施例，而是仅用于解释和理解。
图1A-B例示出使用分立电阻镇流器的静电放电(ESD)输入输出(IO)驱动器。
图2例示出根据本公开一些实施例的具有局部镇流栅极器件的抗ESD I/O驱动器的一部分。
图3例示出根据本公开一些实施例的两个晶体管的截面图，其中晶体管中的一个被弱偏置以在ESD事件期间提供局部电阻镇流器。
图4A例示出一绘图，该绘图示出根据常规平面器件的栅极偏置的电压稳健性(Vt2)。
图4B例示出根据一些实施例的绘图，该绘图示出根据FinFET器件的栅极偏置的Vt2，该FinFET器件被配置成在ESD事件期间提供局部电阻镇流器。
图5例示出一绘图，该绘图示出ESD设计窗口，以及与传统平面器件的Vt2相比，由使用局部镇流元件的各实施例的器件实现的较小Vt2的益处。
图6例示出根据本公开一些实施例的金属氧化物半导体场效应晶体管(MOSFET)的局部镇流的高级层示意图。
图7A例示出根据一些实施例的布局的俯视图，该布局示出使用沟槽接触(TCN)层和栅极接触(GCN)层形成的局部镇流电阻器。
图7B例示出根据一些实施例的图7A的侧视图的一部分，示出了其中添加虚设通孔以用于冷却的热点和区域。
图8例示出根据本公开一些实施例的用于具有局部镇流器的紧凑ESD MOSFET的布局和对应示意图。
图9例示出根据本公开一些实施例的绘图，该绘图示出与常规分立电阻器相比，局部镇流元件的有效性。
图10例示出根据本公开一些实施例的抗ESD I/O驱动器的一部分，示出了使用局部镇流元件的晶体管。
图11例示出根据本公开一些实施例的绘图，该绘图示出使用导致较小布局占地的局部镇流元件在Vt2上的改进。
图12例示出根据一些实施例的具有ESD电路局部镇流元件的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
图1A-B分别例示出使用分立电阻镇流器的抗静电放电(ESD)IO驱动器100和120的部分。驱动器100和120例示出二极管d1和d2，使得：二极管d2的阳极被耦合至焊盘(其可被耦合至引脚)，二极管d2的阴极被耦合至功率供给节点(例如，1.8V)，二极管d1的阳极被耦合至接地，而二极管d1的阴极被耦合至焊盘。驱动器100包括两个耦合的可开关晶体管——p型晶体管MP1和n型晶体管MN1。晶体管MP1和MN1的漏极端子被耦合在一起，并且被耦合至分立镇流电阻器，该分立镇流电阻器还被耦合至焊盘。p型晶体管MP1和n型晶体管MN1由通过未示出逻辑控制的预驱动器来驱动。
驱动器120与驱动器100类似，除了附加p型晶体管MP2与晶体管MP1串联耦合，且附加n型晶体管MN2与晶体管MN1串联耦合。此处，晶体管MN2与MP2串联耦合，使得其漏极端子被耦合在一起，并且被耦合至分立镇流电阻器，该分立镇流电阻器还被耦合至焊盘。在此示例中，晶体管MP2和MN2按固定偏置(例如，当功率供给为3.3V时为1.8V)来偏置成在3.3V的输入-输出(IO)信号和供给电压下操作，而晶体管原本用于1.8V且由于可靠性约束而不能处理较高电压。换言之，晶体管MP2和MN2分别与MP1和MN1形成共源共栅。
分立镇流电阻器通常用于限制电流局部化(localization)，由此增加寄生横向NPN或PNP双极结型晶体管(BJT)第二击穿故障电流。这些镇流电阻器(也被称为漏极镇流电阻器)被用于为ESD受害者和保护元件两者实现Vt2的调谐。此处，术语“Vt2”指的是令器件由于热效应而永久故障的电压。对于ESD保护元件，Vt2应该比操作电压(例如，Vdd或功率供给)高，而It2应该尽可能高以提供面积高效的ESD保护。此处，术语“It2”指的是使得发生热破坏的电流。对于ESD受害元件，Vt2应该比Vdd高，但也比ESD保护元件的Vt2高。此外，用于ESD保护元件和ESD受害元件的Vt2应该比破坏性击穿或栅极电介质可靠性限制低
在成熟的平面技术中，镇流电阻通常由晶体管的漏极(和源极)侧上的硅化物阻挡来实现。替代地，使用低层级的金属(例如，金属层1(M1))和/或通孔作为具有硅化物晶体管扩散的镇流元件来采用常规金属镇流。分立电阻器(如驱动器100和120中所示)继续作为提供镇流电阻的典型机构。
然而，在高级(FinFET(鳍式场效应晶体管))技术中，由于图案、工艺和成本限制，硅化物阻挡是不可行的。如此，分立电阻器典型地被串联添加至晶体管漏极端子。这些分立电阻器仅产生电压下降但不提供对It2的实质性改进。ESD电流依旧不均匀地扩散，且会形成热点，并且器件由于局部损坏而继续面临早期故障。而且，为了较高的精确度和较低的可变性，这些分立电阻器典型地以大栅极间距实现。这意味着，在核心晶体管由于需要不同间距之间的过渡区域而处于不同间距的情况下，布局的实现会遇到问题。总之，分立电阻器添加了布局占地面积方面不期望的开销。
一些实施例描述了两种机构来调谐Vt2并改进It2。这两种机构被称为局部镇流栅极(LBG)和局部镇流电阻器(LBR)。这两种机构导致减小的布局占地和较高的ESD性能，因此提供较好的ESD保护。
根据一些实施例，在LBG中，通过与ESD受害元件串联耦合的附加晶体管栅极来实现镇流。基本原理是跳过堆叠MOSFET(金属氧化物半导体场效应晶体管)布局中的一个或多个栅极指(gate finger)的连接以减小有效漏极-源极路径中的电流(例如，实现堆叠中使用的有源晶体管指的横向去偏置，这导致较大平均镇流电阻而得到改进的ESD稳健性)。在一些示例中，提供了一种装置，该装置包括：焊盘；第一晶体管(例如，LBG)，该第一晶体管与第二晶体管(例如，ESD受害元件)串联耦合，并且被耦合至焊盘；自偏置电路，该自偏置电路用于偏置第一晶体管，使得第一晶体管将在静电放电(ESD)事件期间被弱偏置。
根据一些实施例，在LBR中，使用从每一单个晶体管块延伸的延长接触线来形成局部镇流电阻器。在一些实施例中，可用沟槽接触(TCN)和/或栅极接触(GCN)材料实现接触线，并且接触线可在通过通孔接触之前以不同形状(例如，半环、环、直线等)延伸至到TCN和/或GCN材料上方的金属层。如此，根据一些实施例，用于镇流的LBR以其反应形式(reacted form)(即，硅化物)和非反应形式(non-reacted form)(即，金属)两者来利用用于TCN/GCN的材料。硅化物在沟槽中形成。例如，金属(例如，钴、钛、镍等)被沉积，该金属与硅扩散反应并形成硅化物。当通过同一工艺步骤将金属(例如，钴、钛、镍等)沉积在绝缘体(例如，浅沟槽隔离(STI))上时，实现了TCN/GCN的金属形式(例如，高欧姆金属电阻器区域)。在一些实施例中，通过与物理晶体管(例如，每个局部漏极区域)直接接触，此LBR比通过金属线连接至多个晶体管块的漏极区域的分立电阻器模板更有效。
在下面的描述中，讨论了很多细节，以便提供对本公开的实施例的更全面的说明。然而，对本领域的技术人员显而易见的是，可以在没有这些特定细节的情况下实施本公开的实施例。在其他情况下，以框图形式，而不是详细地示出已知的结构和设备，以避免使本公开的实施例变得模糊。
请注意，在实施例对应的图中，信号通过线来表示。一些线可以粗一些，以指示更多成份信号路径，和/或在一个或多个末端处具有箭头，以指示主要信息流动方向。此类指示不旨在是限制性的。相反，线可以与一个或多个示例性实施例一起使用，以促进对电路或逻辑单元的更加容易的理解。如由设计需要或偏好所规定，任何所表示的信号都可实际包括可在任何一个方向进行传播的一个或多个信号，并可利用任何合适类型的信号方案来实现。
贯穿说明书及在权利要求书中，术语“连接的”意指连接的对象之间的诸如电气、机械、或磁的连接之类的无需任何中介设备的直接的连接。术语“耦合的”意指直接连接或间接连接，诸如连接的对象之间的直接的电气、机械、或磁的连接或者通过一个或多个无源或有源中介设备的间接连接。术语“电路”或“模块”可表示被布置成彼此协作以提供想要的功能的一个或多个无源和/或有源组件。术语“信号”可表示至少一个电流信号、电压信号、磁信号、和/或数据/时钟信号。“一”、“一个”和“该”的含义包括复数引用。“中”(in)的含义包括“中”(in)和“上”(on)。
术语“基本上”、“接近”、“大致”、“附近”以及“大约”一般指位于目标值的+/-20％内。除非另作说明，使用序数词“第一”、“第二”及“第三”等等来描述常见的对象，只表示相同对象的不同的实例正在被引用，而不打算暗示如此所描述的对象必须按给定顺序，无论是在时间上、在空间上，在排序方面或以任何其他方式。
对于本公开的目的，短语“A和/或B”和“A或B”的意思是(A)、(B)或(A和B)。对于本公开的目的，短语“A、B和/或C”意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。在说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”等(如果有的话)用于描述的目的，且不一定用于描述永久的相对位置。
图2例示出根据本公开一些实施例的具有LBG器件的抗ESD I/O驱动器200的一部分。所指出的是，图2中具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述元件类似的任何方式操作或起作用，但不被限制于此。
驱动器200包括二极管d1和d2以及晶体管MN1和MP1(如参考图1A-B所描述的)、n型LGB器件MN2、p型LGB器件MP2、自偏置电路201、以及逻辑202。此处，移除了图1A-B中的分立电阻镇流器。在一些实施例中，n型LGB器件MN2与n型晶体管MN1串联耦合，并且还被耦合至焊盘。在一些实施例中，LGB器件MN2的源极端子(即，节点n1)被耦合至晶体管MN1的漏极端子，而LGB器件MN2的漏极端子被耦合至焊盘以及p型LGB器件MP2。在一些实施例中，p型LGB器件MP2与p型晶体管MP1串联耦合，并且还被耦合至焊盘。此处，LGB器件MP2的源极端子(即，节点n4)被耦合至晶体管MP1的漏极端子，而LGB器件MP2的漏极端子被耦合至焊盘以及n型LGB器件MN2。在一个情形中，MP1的源极端子被耦合至第一功率供给节点，该功率供给节点提供第一功率供给(例如，3.3V)，而晶体管MN1的源极端子被耦合至接地。
在一些实施例中，自偏置电路201包括二极管连接的p型晶体管MP3和二极管连接的n型晶体管MN3。二极管连接的MOSFET(金属氧化物半导体场效应晶体管)器件是一双端子器件，该双端子器件被配置成在形成传导反转通道时处于饱和区域，而在形成相反极性时处于阻挡模式。在一些实施例中，晶体管MP3和MN3的源极/漏极端子被耦合至第二功率供给节点。第二功率供给节点可提供比第一功率供给节点所提供的功率供给低的功率供给。例如，第二功率供给是1.8V，而第一功率供给是3.3V。在一些实施例中，二极管连接的p型晶体管MP3的一个端子(即，节点n3)被用于偏置p型LGB器件MP2。在一些实施例中，二极管连接的n型晶体管MP2的一个端子(即，节点n2)被用于偏置n型LGB器件MN2。
在一些实施例中，在ESD事件期间(例如，当第一和第二功率供给不存在，而焊盘上出现大电流或电压时)，电容耦合效应(由寄生电容器Cgs(栅极-源极电容器)、Cgd(栅极-漏极电容器)以及Cbg(栅极-块体(bulk)电容器)示出)向LGB器件MP2和MN2的准浮栅极端子提供栅极偏置。例如，在ESD事件期间，LGB器件MP2的栅极端子上的电压被弱下拉，或者LGB器件MN2的栅极端子上的电压被弱上拉(取决于可在IO焊盘处发生ESD应激事件的不同的极)。
如此，在ESD事件期间，LGB器件MP2和MN2被弱偏置，并且可在无需图1A-B所示的任何分立镇流电阻器的情况下提供镇流电阻。在一些实施例中，可用电容分压器来得到用于晶体管MN2和MP2的栅极偏置。术语“弱偏置”此处一般指晶体管栅极电压Vgate(V栅极)，该Vgate是至少大致小于Vdrain(V漏极)/2的阈值电压(Vt)(对于n型晶体管)，其中“Vdrain”是n型晶体管的漏极端子上的电压(例如，Vt<Vgate<Vdrain/2)。相反，强偏置一般指晶体管栅极电压，该指晶体管栅极电压至少大约为Vdrain/2而小于Vdrain(例如，Vdrain/2<Vgate<Vdrain)。强偏置的晶体管还是具有大于Vdrain的栅极电压的晶体管(例如，Vgate>Vdrain)。
回头参看图2，在正常操作期间(例如，当第一和第二功率供给存在并提供其预期功率供给时)，LGB器件MP2和MN2的栅极端子经由二极管连接器件被偏置为正常水平(例如，1.8V-Vt)(其中Vt是阈值电压)。在一些实施例中，逻辑202是任何合适的已知定时逻辑，该定时逻辑被用于经由预驱动器接通晶体管MN1和MP1以向焊盘传送数据。
虽然图2的实施例例示出n型和p型晶体管(例如，晶体管MN1和MP1)的完整IO驱动器组合，但是在一些实施例中，一个LGB器件服务两个晶体管——耦合至接地的n型晶体管和耦合至功率供给的p型晶体管。例如，可移除晶体管MP2，并且晶体管MN2可耦合至晶体管MN1和MP1。在另一示例中，可移除晶体管MN2，并且晶体管MP2可耦合至晶体管MN1和MP1。
图3例示出根据本公开一些实施例的两个晶体管的截面图300，其中晶体管中的一个被弱偏置以在ESD事件期间提供局部栅极镇流。要指出的是，图3中具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述元件类似的任何方式操作或起作用，但不被限制于此。
截面图300例示出两个FinFET(例如，晶体管MN1和MN2)、P-衬底301、P-阱区域302、浅沟槽隔离(STI)303、N+扩散区域304、完全耗尽本征鳍305；栅极电介质、TCN 306(306a和306b)、通孔接触(VCN)307和用于浮置N+扩散区域310的(虚设)TCN 308、以及金属栅极309(例如，用于晶体管MN2的金属栅极1和用于晶体管MN1的金属栅极2)。在一些实施例中，晶体管MN1和晶体管MN2具有共享漏极/源极区域，该共享漏极/源极区域在图2中表示节点n1。
回头参看图3，在一些实施例中，共享N+扩散区域310是浮置的，并且可被耦合至沟槽接触(TCN)层308。此处，TCN层是第一金属层下方或与第一金属层处于同一层级的任何合适的层，该第一金属层可被用于连接各种节点。在一些实施例中，LGB器件MN2的栅极309在ESD事件期间弱接通(或部分接通)而在正常操作期间完全接通。当器件未完全接通时(通过向n型晶体管的栅极施加供给电平而造成的接通状态)且未完全断开(通过向n型晶体管的栅极施加接地电平而造成的断开状态)时，该器件是弱接通的。
与图1B中常规堆叠MOSFET布局——其中两个通道完全断开(例如，接地栅极NMOS(GGNMOS))或完全反转(例如，栅极端子被接高(tied high))——相比，LGB器件MN2可被建模成如同双栅极通道的部分未完全反转，但是一些电流仍旧通过漂移流动并在虚设栅极下方的较大体积中扩散，而不是被限制在栅极正下方的薄的反型层中。该电流路径通过虚设栅极下方的电阻器来示出。在一些方面，LGB器件MN2与具有延伸漏极的晶体管等效，其提供用于电流扩散的镇流，该镇流在ESD期间导致器件的较高电压稳健性Vt2。
图4A例示出绘图400，该绘图400示出根据用于常规平面器件(诸如，图1A和图1B中使用的器件)的栅极偏置的电压稳健性Vt2。此处，x轴是图1A或图1B中跨驱动晶体管MN1的Vgs(栅极-源极电压)，而y轴是电压Vt2。图4B例示出根据一些实施例的绘图420，该绘图420示出根据图2中FinFET器件的MN1的栅极偏置Vgs1的电压稳健性Vt2，该FinFET器件被配置成在ESD事件期间提供局部电阻镇流器。绘图420示出绘图400的逆行为，并因此提供移动ESD余量(例如，随着跨LGB器件MN2的Vgs增加，Vt2在达到最大点之后减小)。
图5例示出绘图500，该绘图500示出ESD设计窗口，以及与传统平坦器件的电压稳健性Vt2相比，由使用局部镇流元件的各种实施例的器件实现的较小电压稳健性Vt2的益处。此处，x轴是电压，而y轴是ESD电流。绘图500示出IC操作区域、IC可靠性区域以及热失效效应区域之间的安全ESD保护区域。ESD设计窗口内用于设计的余量通过双箭头线来示出。给定这些约束，设计ESD保护电路是有挑战性的。各实施例的基于局部镇流器的设计实现了IV曲线‘A’，而图1A-B中的常规分立电阻镇流器设计实现了IV曲线‘B’。参看电压，与图1A-B中的常规分立电阻镇流器设计相比，各实施例中基于局部镇流器的设计提供用于更高ESD电流的通路(因此更好的ESD性能)。
图6例示出根据本公开一些实施例的金属氧化物半导体场效应晶体管(MOSFET)的局部镇流的高级层示意图600。要指出的是，图6中具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述元件类似的任何方式操作或起作用，但不被限制于此。
在一些实施例中，局部镇流电阻器602被紧密耦合至晶体管块的漏极端子以形成局部镇流元件601。多个局部镇流元件可被并联耦合，使得镇流元件的每个晶体管的源极端子形成公共源极端子，而每个镇流元件的局部镇流电阻器的一个端子形成公共漏极端子。在一些实施例中，局部镇流电阻器602是LGB器件。在一些实施例中，局部镇流电阻器602是基于TCN/GCN的电阻器，其中GCN是栅极接触层。此处，GCN层是第一金属层下方或与第一金属层处于同一层级的任何合适的层，该第一金属层可被用于连接各种节点。在此情形中，局部镇流电阻器602与晶体管块中的每一个串联放置。在一些实施例中，对于局部源极镇流，电阻器将连接至接地而不是焊盘。
图7A例示出根据一些实施例的布局的俯视图700，该布局示出使用TCN层和GCN层形成的局部镇流电阻器。要指出的是，图7A的具有与任何其他附图的元素相同的附图标记(或名称)的那些元素可以与被描述的类似的任何方式操作或运行，但不被限制于此。
俯视图700例示出具有由TCN金属条和GCN层形成的局部镇流电阻器的多鳍FinFET块。镇流电阻器可包括TCN和/或GCN材料，并且可在通过通孔与上述金属层接触之前以不同形状(例如，半环、环、直线等)延伸。用于镇流的这些各种结构机构以反应形式(即，硅化物)和非反应形式(即，金属)来利用TCN/GCN材料两者。通过与物理晶体管块(例如，每个局部漏极区域)直接接触，此LBR(局部镇流电阻器)比参考图1A-B示出的通过金属线连接至多个晶体管块的漏极区域的分立电阻器模板更有效。
回头参看图7A，此处，TCN和GCN层耦合成环以形成镇流电阻器，使得镇流电阻器的一端形成漏极接触(其被耦合至较高金属层(例如，M0))。在一些实施例中，镇流电阻器的第二端子被附加地耦合至虚设通孔接触(例如，VCN接触)。此处，VCN层是可被用于提供通孔功能的任何合适的层。在一些实施例中，VCN接触被耦合至一段较高金属层(例如，M0)。耦合镇流电阻器环的VCN接触被置于此布局的热点的顶部或直接靠近此布局的热点。预期最强加热可处于虚设VCN接触与STI(例如，沉积的金属复合物)上TCN层以及扩散(例如，温度敏感的硅化物)上TCN的界面处。图7B例示出根据一些实施例的图7A中俯视图700的一部分720，该部分示出其中将添加虚设通孔以用于冷却的热点和区域(图7A中未示出)。
回头参看图7A，在一些实施例中，VCN接触和相关联金属层或金属短梢(stub)(例如，M0)为热点提供冷却，否则热点将被击穿(例如，通过晶体管的电迁移或热击穿)。在一些实施例中，附加虚设金属可与虚设VCN接触顶部上的对应通孔堆叠，以在虚设VCN接触/通孔的顶部上进一步冷却。沿扩散的垂直箭头示出电流密度。例如，顶部的较大箭头暗指大电流，而较小箭头暗指较小电流。沿有源扩散区域的水平箭头表示个体鳍中的电流。布局700的其他元件包括在硅扩散上形成的多晶条、TCN条(或层)。通过将镇流电阻器紧密地集成为TCN和/或GCN层，可能不需要如图1A-B所示的分立镇流电阻器。
图8例示出根据本公开一些实施例的用于具有局部镇流器的紧凑ESD MOSFET的布局800和对应示意图820。要指出的是，图8中具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述元件类似的任何方式操作或起作用，但不被限制于此。
使用局部镇流电阻器的各实施例避免了将分立晶体管块连接至个体电阻器元件(两者通常被布置在分开的大阵列中)所需的金属布线。布局800是根据一些实施例的局部镇流电阻器LBR(例如，602)的MOS配置布局，且接触线从晶体管上的接触定向(例如，y方向)单向延伸。延伸的接触线可被轧制(drawn)在任何现有晶体管布局栅极间距上，从而导致面积节省以及最小寄生电容是可能的。在一些情形中，TCN在扩散区域上延伸(通常是虚设的)，由于TCN材料与硅扩散接触形成的硅化物区域，与STI上的TCN相比，产生了期望的增加的电阻。对应的示意图820示出了布局800的四个MOS晶体管及其相关联的局部镇流电阻器602(注意，晶体管和电阻器被编组为601)。
Fig.图9例示出根据本公开一些实施例的绘图900，该绘图示出与常规分立电阻器相比，局部镇流元件的有效性。此处，x轴是传输线脉冲(TLP)电压(以伏特(V)计)而y轴是TLP电流(以安培(A)计)。
绘图900示出三个IV特性。实线针对参考图1A-B描述的常规分立镇流电阻器。规则短划线是针对使用各实施例的局部镇流电阻器的情形的IV曲线。虚点曲线(dashed-dotcurve)是没有镇流电阻器用于IO驱动器时的曲线。常规分立镇流电阻器和无镇流电阻器两者的情形都示出早期故障。绘图900证明了使用应用于GGNMOS晶体管的局部镇流元件(LBE)的有效性，此处被示为局部镇流电阻(LBR)。IV斜率可像常规镇流器一样进行调谐(例如，高达7V/0.05mA)，但随后附加优势变得清晰——通过避免局部早期故障并推升It2来实现强双极作用，这与常规镇流或与无镇流形成对比。实施例允许将LBR硬化器件用作本地ESD钳位电路和/或ESD稳健驱动器。各实施例的LBR节省了布局面积并且还减小了寄生电容。
图10例示出根据本公开一些实施例的抗ESD I/O驱动器1000的一部分，示出了使用局部镇流元件的晶体管。要指出的是，图10中具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述元件类似的任何方式操作或起作用，但不被限制于此。ESD稳健驱动器1000类似于图2，除了自偏置电路被移除、LBG器件MP2和MN2被移除(因此对应的晶体管MP3和MN3也被移除)以及晶体管MP1和MN1被替换为LBR集成MOS器件(例如，601)。在功能上，ESD稳健驱动器电路1000类似于ESD稳健驱动器电路200。
图11例示出根据本公开一些实施例的绘图1100，该绘图示出使用导致较小布局占地的局部镇流元件而在Vt2上的改进。此处，x轴是TLP电压(V)，而y轴是TLP电流(A)。左起的第一IV曲线(STK)是图1B的堆叠晶体管配置，但不具有分立镇流电阻器。左起的第二IV曲线(即，STK+镇流电阻器)是图1B的堆叠晶体管配置。第三IV曲线(即，SKG)是图2的基于LGB的电路200。
一旦添加了分立镇流电阻，Vt2就会在堆叠晶体管上按预期增加(例如，对于STK→STK+镇流电阻，+0.5kOhm→+1V(Vt2方面))。通过局部镇流栅极(SKG器件)实现了相同的Vt2增加，而无需使用镇流电阻，从而节省了显著的布局占地。实现了等效的Vt2。与LBR办法相比，LGB的一个优点是没有任何镇流电阻器的占地空间节省。
图12例示出根据一些实施例的具有ESD电路局部镇流元件的智能设备或计算机系统或SoC(片上系统)。要指出的是，图12中具有与任何其他附图中的元件相同的附图标记(或名称)的那些元件能以与所描述元件类似的任何方式操作或起作用，但不被限制于此。
图12例示出移动设备的一个实施例的框图，其中可使用平面接口连接器。出于实施例的目的，各个电路、模块、以及逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管，其可包括漏极、源极、栅极和基极端子。晶体管还包括三栅极晶体管和鳍式场效应管、栅极全包围圆柱形晶体管、隧道FET(TFET)、或矩形带状晶体管或实现晶体管功能的其它器件，如碳纳米管或自旋电子器件。MOSFET对称的源极端子和漏极端子，即它们是相同的端子并且在此处被可互换地使用。另一方面，TFET器件具有非对称源极端子和漏极端子。本领域技术人员将理解，其它晶体管(例如，双极面结型晶体管——BJT PNP/NPN、BiCMOS、CMOS、eFET等)可被使用，而不背离本公开的范围。
在一些实施例中，计算设备2100表示移动计算设备，诸如计算平板、移动电话或智能电话、启用无线的电子阅读器、或其他无线移动设备。将会理解，某些组件被概示地示出，并且并非该设备的所有组件都被示出在计算设备2100中。
在一些实施例中，其中计算设备2100中示出的每个块是个体芯片，在个体芯片的焊盘(被耦合至引脚)处提供具有局部镇流元件的ESD电路。在一些实施例中，其中SoC是单个大芯片，在SoC的焊盘(被耦合至引脚)处提供具有局部镇流元件的ESD电路。
在一个实施例中，处理器2110可包括一个或多个物理设备，诸如微处理器、应用处理器、微控制器、可编程逻辑设备或其他处理装置。由处理器2110执行的处理操作包括操作平台或操作系统的执行，应用和/或设备功能在该操作平台或操作系统上执行。本公开的各实施例还可包括2170内的网络接口(诸如，无线接口)，使得系统实施例可被结合至无线设备(例如，蜂窝电话或个人数字助理)中。
处理操作包括与通过人类用户和/或通过其他设备的I/O(输入/输出)相关的操作、与功率管理相关的操作、和/或与将计算设备2100连接至另一设备相关的操作。处理操作还可包括与音频I/O和/或显示I/O相关的操作。
在一个实施例中，计算设备2100包括音频子系统2120，该音频子系统2120表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)组件。音频功能可包括扬声器和/或头戴式耳机输出，以及麦克风输入。用于此类功能的设备可被集成至计算设备2100中，或被连接至计算设备2100。在一个实施例中，用户通过提供由处理器2110接收并处理的音频命令来与计算设备2100交互。
显示子系统2130表示向用户提供视觉和/或触觉显示以与计算设备2100交互的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示子系统2130包括显示接口2132，该显示接口2132包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口2132包括与处理器2110分开的用于执行与显示相关的至少一些处理的逻辑。在一个实施例中，显示子系统2130包括向用户提供输出和输入两者的触摸屏(或触摸板)设备。
I/O控制器2140表示与同用户的交互相关的硬件设备和软件组件。I/O控制器2140可操作用于管理作为音频子系统2120和/或显示子系统2130的一部分的硬件。另外，I/O控制器2140例示出用于附加设备的连接点，该附加设备连接至计算设备2100，用户可通过计算设备2100与系统进行交互。例如，可被附连至计算设备2100的设备可包括麦克风设备、扬声器或音响系统、视频系统或其他显示设备、键盘或小键盘设备、或用于与特定应用一起使用的其他I/O设备(诸如，读卡器或其他设备)。
如以上所提到的，I/O控制器2140可与音频子系统2120和/或显示子系统2130交互。例如，通过麦克风或其他音频设备的输入可提供用于计算设备2100的一个或多个应用或功能的输入或命令。另外，音频输出可被提供作为显示输出的替代或附加。在另一示例中，如果显示子系统2130包括触摸屏，则显示设备还充当可至少部分地由I/O控制器2140管理的输入设备。在计算设备2100上可能存在附加的按钮或开关，以提供由I/O控制器2140管理的I/O功能。
在一个实施例中，I/O控制器2140管理多个设备，诸如加速度计、相机、光传感器或其他环境传感器、或者可被包括在计算设备2100中的其他硬件。该输入可以是直接用户交互的部分，以及向系统提供环境输入以影响其操作(诸如，过滤噪声、调整用于亮度检测的显示器、应用相机的闪光灯或其他特征)。
在一个实施例中，计算设备2100包括功率管理2150，该功率管理2150用于管理电池功率使用、电池充电、以及与功率节省操作相关的特征。存储器子系统2160包括用于在计算设备2100中存储信息的存储器设备。存储器可包括非易失性(如果到存储器设备的功率中断，则状态不会改变)和/或易失性(如果到存储器设备的功率中断，则状态不确定)存储器设备。存储器子系统2160可存储应用数据、用户数据、音乐、照片、文档或其他数据、以及与计算设备2100的应用和功能的执行相关的系统数据(不论是长期的还是暂时的)。
还提供实施例的要素作为用于存储计算机可执行指令(例如，用于实现本文中所讨论的任何其他过程的指令)的机器可读介质(例如，存储器2160)。该机器可读介质(例如，存储器2160)可包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)或适于存储电子指令或计算机可执行指令的其他类型的机器可读存储介质。例如，本公开的实施例可作为计算机程序(例如，BIOS)来下载，其通过数据信号的方式经由通信链路(例如，调制解调器或网络连接)从远程计算机(例如，服务器)转移至请求计算机(例如，客户机)。
连接2170包括用于使计算设备2100能够与外部设备通信的硬件设备(例如，无线和/或有线连接器和通信硬件)和软件组件(例如，驱动器、协议栈)。计算设备2100可以是诸如其他计算设备、无线接入点或基站之类的分开的设备，以及诸如头戴式设备、打印机之类的外围设备或其他设备。
连接2170可包括多种不同类型的连接。为了概述，例示出计算设备2100具有蜂窝连接2172和无线连接2174。蜂窝连接2172一般指由无线载体提供的蜂窝网络连接，诸如通过GSM(全球移动通信系统)或其变型或衍生类型、CDMA(码分多址)或其变型或衍生类型、TDM(时分复用)或其变型或衍生类型或其他蜂窝服务标准提供的蜂窝网络连接。无线连接(或无线接口)2174指不是蜂窝式的无线连接，并且可以包括个域网(诸如，蓝牙、近场等)、局域网(诸如，Wi-Fi)和/或广域网(诸如，WiMax)或其他无线通信。
外围连接2180包括硬件接口和连接器以及用于制造外围连接的软件组件(例如，驱动器、协议栈)。将会理解，计算设备2100既可以是连接至其他计算设备的外围设备(“至”2182)，也可具有连接至计算设备2100的外围设备(“自“2184)。计算设备2100通常具有“对接”连接器以连接到其他计算设备，以用于管理(例如，下载和/或上载、改变、同步)计算设备2100上的内容之类的目的。此外，对接连接器可允许计算设备2100连接至某些外围设备，这些外围设备允许计算设备2100控制例如对视听或其他系统的内容输出。
除了专用对接连接器或其他专用连接硬件之外，计算设备2100还可通过公共或基于标准的连接器来建立外围连接1680。公共类型可包括通用串行总线(USB)连接器(其可包括数种不同硬件接口中的任何一种)、包括MiniDisplayPort(微型显示端口)(MDP)的DisplayPort(显示端口)、高清晰度多媒体接口(HDMI)、火线或其他类型。
说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其他实施例”等的引用意味着结合实施例所描述的特定特征、结构或特征被包括在至少一些实施例中，但不一定包括在所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定都指相同实施例。如果说明书陈述“可能”、“可以”或“能够”包括组件、特征、结构或特性，则不一定必须包括特定组件、特征、结构或特性。如果说明书或权利要求书引用“一(a或an)”元素，则并不意味着只有一个元素。如果说明书或权利要求书引用“附加”元件，则不排除有多于一个的该附加元件。
此外，可在一个或超过一个实施例中按照任何合适的方式组合特定特征、结构、功能或特性。例如，只要与第一实施例和第二实施例相关联的特定特征、结构、功能或特性不相互排斥，就可将第一实施例与第二实施例组合。
尽管结合本公开的特定实施例详细描述了本公开，但根据前面的描述，这些实施例的许多替代方案、修改和变型对本领域普通技术人员来说将是显而易见的。本发明的实施例旨在涵盖落入所附权利要求书的宽泛范围之内的所有这些替代方案、修改和变型。
此外，为了说明和讨论简单起见并且为了不使本发明模糊，在附图中可以或可以不示出公知的与集成电路(IC)芯片和其他组件连接的功率/接地连接。此外，可以以框图形式示出安排，以避免模糊本发明，并且还为了考虑关于此类框图安排的实现方式的细节很大程度上取决于将实现本发明的平台的事实(即此类细节完全应当在本领域普通技术人员的视界内)。在陈述特定细节(例如，电路)以描述本公开的示例实施例的情况下，对本领域普通技术人员应当显而易见的是，可以在没有这些特定细节或在这些特定细节的变型的情况下实施本公开。说明书因此被视为是示例性的而不是限制性的。
下列示例涉及进一步的实施例。可在一个或多个实施例中的任何地方使用示例中的细节。本文中所描述的装置的所有任选特征也可关于方法或过程来实现。
例如，提供了一种装置，包括：焊盘；第一晶体管，该第一晶体管与第二晶体管串联耦合并且被耦合至焊盘；以及自偏置电路，该自偏置电路用于偏置第一晶体管以使得第一晶体管在静电放电(ESD)事件期间将被弱偏置。在一些实施例中，第一和第二晶体管是n型FinFET。在一些实施例中，装置包括第一二极管，该第一二极管经由接地节点被耦合至焊盘和第二晶体管。
在一些实施例中，自偏置电路包括二极管连接的晶体管，该二极管连接的晶体管具有耦合至第一晶体管的源极端子以及耦合至第一功率供给节点的漏极端子。在一些实施例中，装置包括第三晶体管，该第三晶体管与第四晶体管串联耦合并且被耦合至焊盘。在一些实施例中，第三和第四晶体管是p型FinFET。在一些实施例中，自偏置电路用于偏置第三晶体管，以使得第三晶体管在ESD事件期间将被弱偏置。在一些实施例中，自偏置电路包括二极管连接的晶体管，该二极管连接的晶体管具有耦合至第三晶体管的源极端子以及耦合至第一功率供给节点的漏极端子。在一些实施例中，装置包括第二二极管，该第二二极管经由第二功率供给节点被耦合至焊盘和第四晶体管。在一些实施例中，第二功率供给节点用于供给比第一功率供给节点所供给的功率高的功率。在一些实施例中，第三和第四晶体管是p型FinFET。
在另一示例中，提供了一种系统，包括：集成电路，集成电路包括：输入输出(I/O)焊盘；以及静电放电(ESD)电路，该静电放电(ESD)电路被耦合至I/O焊盘，其中ESD电路包括：第一晶体管，第一晶体管与第二晶体管串联耦合并且被耦合至I/O焊盘；自偏置电路，该自偏置电路用于偏置第一晶体管以使得第一晶体管在ESD事件期间将被弱偏置；以及接口，该接口允许集成电路与另一设备通信。
在一些实施例中，自偏置电路包括二极管连接的晶体管，该二极管连接的晶体管具有耦合至第一晶体管的源极端子以及耦合至第一功率供给节点的漏极端子。在一些实施例中，ESD电路包括根据上述装置的装置。
在另一示例中，提供了一种装置，包括：第一晶体管，第一局部镇流电阻器，该第一局部镇流电阻器由沟槽接触(TCN)层形成，该第一局部镇流电阻器具有第一端子，该第一端子耦合至第一晶体管的漏极端子或源极端子。在一些实施例中，第一晶体管是n型FinFET，并且其中晶体管的源极端子被直接或间接耦合至接地节点。在一些实施例中，第一局部镇流电阻器具有耦合至焊盘的第二端子。
在一些实施例中，第一局部镇流电阻器被耦合至用于冷却的虚设通孔接触节点(VCN)。在一些实施例中，虚设通孔被耦合至金属短梢。在一些实施例中，装置包括：第二晶体管，第二局部镇流电阻器，该第二局部镇流电阻器由TCN层形成，该第二局部镇流电阻器具有第一端子，该第一端子被耦合至第二晶体管的漏极端子或源极端子。在一些实施例中，第二晶体管具有源极端子，该源极端子被直接或间接地耦合至功率供给节点，并且其中第二局部镇流电阻器具有耦合至焊盘的第二端子，其中第二局部镇流电阻器被耦合至用于冷却的虚设通孔接触节点(TCN)，并且其中虚设通孔被耦合至金属短梢。在一些实施例中，当TCN在一个或多个扩散区域上延伸时，第一局部镇流电阻器的电阻增加。
在另一示例中，提供了一种系统，包括：存储器；处理器，该处理器被耦合至存储器，该处理器具有根据上述装置的装置；以及无线接口，该无线接口用于允许处理器与另一设备通信。
在另一示例中，提供了一种方法，包括：在静电放电(ESD)事件期间弱偏置第一晶体管，该第一晶体管与第二晶体管串联耦合且被耦合至焊盘。在一些实施例中，第一和第二晶体管是n型FinFET。在一些实施例中，方法包括经由接地节点将第一二极管耦合至焊盘和第二晶体管。
在另一示例中，提供了一种设备，包括：用于在静电放电(ESD)事件期间弱偏置第一晶体管的装置，该第一晶体管与第二晶体管串联耦合且被耦合至焊盘。在一些实施例中，第一和第二晶体管是n型FinFET。在一些实施例中，设备包括用于经由接地节点将第一二极管耦合至焊盘和第二晶体管的装置。
提供了可使读者弄清本技术公开的本质和主旨的摘要。应当理解，摘要将不用来限制权利要求的范围或含义。所附的权利要求由此被结合到具体实施方式中，每一项权利要求本身作为单独的实施例。

Claims (22)

1.一种装置，包括：
焊盘；
第一晶体管，所述第一晶体管与第二晶体管串联耦合并且被耦合至所述焊盘；以及
自偏置电路，所述自偏置电路用于偏置所述第一晶体管以使得所述第一晶体管在静电放电(ESD)事件期间将被弱偏置。
2.如权利要求1所述的装置，其特征在于，所述第一晶体管和所述第二晶体管是n型FinFET。
3.如权利要求1所述的装置，其特征在于，包括第一二极管，所述第一二极管经由接地节点被耦合至所述焊盘和所述第二晶体管。
4.如权利要求2所述的装置，其特征在于，所述自偏置电路包括二极管连接的晶体管，所述二极管连接的晶体管具有耦合至所述第一晶体管的源极端子以及耦合至第一功率供给节点的漏极端子。
5.如权利要求3所述的装置，其特征在于，包括第三晶体管，所述第三晶体管与第四晶体管串联耦合并且被耦合至所述焊盘。
6.如权利要求5所述的装置，其特征在于，所述第三晶体管和所述第四晶体管是p型FinFET。
7.如权利要求6所述的装置，其特征在于，所述自偏置电路用于偏置所述第三晶体管，以使得所述第三晶体管在所述ESD事件期间将被弱偏置。
8.如权利要求7所述的装置，其特征在于，所述自偏置电路包括二极管连接的晶体管，所述二极管连接的晶体管具有耦合至所述第三晶体管的源极端子以及耦合至第一功率供给节点的漏极端子。
9.如权利要求8所述的装置，其特征在于，包括第二二极管，所述第二二极管经由第二功率供给节点被耦合至所述焊盘和所述第四晶体管。
10.如权利要求9所述的装置，其特征在于，所述第二功率供给节点用于供给比所述第一功率供给节点所供给的功率高的功率。
11.如权利要求1所述的装置，其特征在于，所述第三晶体管和所述第四晶体管是p型FinFET。
12.一种装置，包括：
第一晶体管；以及
第一局部镇流电阻器，所述第一局部镇流电阻器由沟槽接触(TCN)层形成，所述第一局部镇流电阻器具有第一端子，所述第一端子被耦合至所述第一晶体管的漏极端子或源极端子。
13.如权利要求12所述的装置，其特征在于，所述第一晶体管是n型FinFET，并且其中所述晶体管的源极端子被直接或间接耦合至接地节点。
14.如权利要求13所述的装置，其特征在于，所述第一局部镇流电阻器具有耦合至焊盘的第二端子。
15.如权利要求14所述的装置，其特征在于，所述第一局部镇流电阻器被耦合至用于冷却的虚设通孔接触节点(VCN)。
16.如权利要求15所述的装置，其特征在于，所述虚设通孔被耦合至金属短梢。
17.如权利要求12所述的装置，其特征在于，包括：
第二晶体管，以及
第二局部镇流电阻器，所述第二局部镇流电阻器由TCN层形成，所述第二局部镇流电阻器具有第一端子，所述第一端子被耦合至所述第二晶体管的漏极端子或源极端子。
18.如权利要求17所述的装置，其特征在于，所述第二晶体管具有源极端子，所述源极端子被直接或间接地耦合至功率供给节点，并且其中所述第二局部镇流电阻器具有耦合至所述焊盘的第二端子，所述第二局部镇流电阻器被耦合至用于冷却的虚设通孔接触节点(TCN)，并且其中所述虚设通孔被耦合至金属短梢。
19.如权利要求12所述的装置，其特征在于，当所述TCN在一个或多个扩散区域上延伸时，所述第一局部镇流电阻器的电阻增加。
20.一种系统，包括：
集成电路，所述集成电路包括：
输入输出(I/O)焊盘；以及
静电放电(ESD)电路，所述静电放电(ESD)电路被耦合至所述I/O焊盘，其中所述ESD电路包括：
第一晶体管，所述第一晶体管与第二晶体管串联耦合并且被耦合至所述I/O焊盘；以及
自偏置电路，所述自偏置电路用于偏置所述第一晶体管以使得所述第一晶体管在ESD事件期间将被弱偏置；以及
接口，所述接口允许所述集成电路与另一设备通信。
21.如权利要求20所述的系统，其特征在于，所述自偏置电路包括二极管连接的晶体管，所述二极管连接的晶体管具有耦合至所述第一晶体管的源极端子以及耦合至第一功率供给节点的漏极端子。
22.一种系统，包括：
存储器；
处理器，所述处理器被耦合至所述存储器，所述处理器具有如权利要求12至19中任一项所述的装置；以及
无线接口，所述无线接口用于允许所述处理器与另一设备通信。
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