CN1794585B - Mos型半导体集成电路装置 - Google Patents

Abstract

本发明揭示一种MOS型晶体管集成电路装置，具有P沟道及N沟道MOS晶体管，且设置使前级的输出信号供给后级作为输入信号的多级连接的多个MOS型电路。所述多个MOS型电路中，从最后级看，第奇数级的MOS型电路各自的电源供给节点与电源电压VDD的供给节点之间插入第1晶体管。所述多个MOS型电路中，从最后级看，第偶数级的MOS型电路各自的电源供给节点与所述电源电压VDD的供给节点之间插入第2晶体管。控制电路进行控制，使所述多个MOS型电路为待机状态时，分别把待机状态的多个MOS型电路从待机状态恢复到有源状态时，首先使所述第2晶体管导通，接着使所述第1晶体管导通。

Description

MOS型半导体集成电路装置

相关申请的交叉参考

本申请基于并要求先前于2004年12月20日提交的、日本专利申请2004-368209号的优先权，其全部内容通过参考结合于此。

技术领域

本发明涉及通过在待机时切断供给电路的电源来实现低电耗的MOS型半导体集成电路装置。

背景技术

最近在半导体产业界，随着携带用电子设备市场的扩大，期望实现低电耗的半导体集成电路装置。作为决定半导体集成电路装置电耗的主要原因，可列举有源时即动作时的消耗电流，以及不动作期间即待机时的漏电流。另外，MOS晶体管等的半导体元件中的待机时的漏电流，包含晶体管的截止漏电流与栅漏电流。

图1示出谋求低电耗的以往的半导体集成电路装置的一部分的构成图。该电路具有，级联连接的2个CMOS倒相电路101、102，以及连接在电源电压VDD的供给节点与2个CMOS倒相电路101、102的P沟道MOS晶体管侧的公共源极之间的开关用的P沟道MOS晶体管103。开关用晶体管103，有源时为导通状态，待机时为截止状态。

图1的电路中，待机时使晶体管103为截止状态，切断电路全部的电源，因此大幅度削减上述那样的截止漏电流和栅漏电流。

但是，从待机转移到通常动作时，或在其逆过程时，电源间流过不要的穿透电流。另外，由于待机时各节点的电位变得不稳定，有发生误动作的担心。

图2示出谋求低电耗的以往的另一半导体集成电路装置的一部分构成。该电路具有：级联的2个CMOS倒相电路101、102，连接在一方的CMOS倒相电路101的N沟道MOS晶体管侧的源极与接地电压VSS的供给节点之间的开关用N沟道MOS晶体管104，连接在另一方的CMOS倒相电路102的P沟道MOS晶体管侧的源极与接地电压VDD的供给节点之间的开关用P沟道MOS晶体管105。开关用晶体管104、105都在有源时为导通状态，待机时为截止状态。

图2的电路中，待机时晶体管104、105为截止状态，切断电路全部的电源，因此实现上述的截止漏电流的削减。而且能防止因各节点的电位不稳定而引起误动作的发生。

但是，一方的CMOS倒相电路101中由于总是供给电源电压VDD，待机时流过栅漏电流。即是说图2的电路中不能实现待机时的栅漏电流的削减。

此外，在“A 90nm Low Power 32K-Byte Embedded SRAM with Gate LeakageSuppression Circuit for Mobile Application(移动应用的带栅漏电流抑制电路的90nm低功耗32K字节嵌入的SRAM)”2003 Symposium on VLSI CircuitsDigest of Technical Papers，PP247-250(Fig.4)，及“16.7fA/cellTunnel-Leakage-Suppressed 16Mb SRAM for Handling Cosmic-Ray InducedMulti-Error(处理宇宙射线感应的多误差的16.7fA/单元隧道漏电流抑制的16Mb SRAM)”2003 IEEE International Solid-State CircuitsConference(ISSCC 2003/Feb 12，2003/Salon 1-6/9:00AM)中，分别记述了通过降低待机时的电源电压来实现漏电流削减的SRAM。

发明内容

根据本发明的一个方面，本发明的MOS型半导体集成电路装置包括：至少分别具有1个P沟道及N沟道MOS晶体管，且具有各自电源供给节点，并使前级的输出信号供给后级作为输入信号的多级连接的多个MOS型电路，所述多个MOS型电路中，从最后级看，第奇数级的MOS电路各自的电源供给节点与第1电源电压节点之间插入的第1开关元件，所述多个MOS型电路中，从最后级看，第偶数级的MOS电路各自的电源供给节点与所述第1电源电压节点之间插入的第2开关元件，以及作为连接所述第1及第2开关元件并控制所述第1、第2开关元件的控制电路，所述控制电路分别在把成为待机状态的所述多个MOS型电路从待机状态恢复到有源状态时，首先使所述第2开关元件导通，接着使所述第1开关元件导通。

附图说明

图1为以往的半导体集成电路装置的电路图。

图2为以往的半导体集成电路装置的电路图。

图3为第1实施例有关的静态型随机存取存储器的电路图。

图4示出图3中的倒相电路具体构成的一例电路图。

图5示出图3的静态型随机存取存储器动作的一例的定时图。

图6为第1实施例的变形例的行译码器的电路图。

图7为第2实施例的半导体集成电路装置的框图。

图8为提取并表示设置在图7的半导体集成电路装置的接口电路与控制电路的电路图。

图9为第2实施例的变形例的半导体集成电路装置的电路图。

图10为第3实施例的半导体集成电路装置的电路图。

图11为第3实施例的变形例的半导体集成电路装置的电路图。

具体实施方式

以下，参照附图利用实施例说明本发明。

(第1实施例)

图3示出第1实施例的静态随机存取存储器(SLAM)的电路构成。10是字线驱动电路(以下称行译码器)。字线WL连接行译码器10。字线WL上连接由字线WL的信号选择的各静态单元构成的多个存储器单元MC。各存储器单元MC上分别连接从所选存储器单元读出的数据以及供给所选的存储器单元的写入用数据的一对位线BL、/BL。

行译码器10译码内部地址信号，驱动字线WL。行译码器10包含输入控制电路11，以及译码从输入控制电路11输出的多个比特的内部地址信号的多个CMOS型电路。本实施例中，作为多个CMOS型电路，包含分别由P沟道MOS晶体管和N沟道MOS晶体管构成的2输入的NAND门电路12，2输入的NOR门电路13，2个倒相电路14、15。

输入控制电路11在有源时，输出根据供给的多个比特，本例中为3比特的内部地址信号的信号，在待机时，与内部地址信号无关地单值设定3比特的输出信号的逻辑电平，使“L”电平驱动字线WL。

行译码器10内的多个CMOS型电路被多级连接成使前级的输出信号供给后级作为输入信号。即，从输入控制电路11输出的3比特信号中的2比特的信号供给NAND电路12。NAND门电路12的输出信号与从输入控制电路11输出的3比特信号中的留下的1比特信号供给NOR门电路13。NOR门电路13的输出信号供给倒相电路14。倒相电路14的输出信号供给倒相电路15。然后，倒相电路15的输出节点连接到字线WL。由于倒相电路15的输出信号直接驱动字线WL，因此有必要流过较大的电流。

图4示出图3中的倒相电路14、15的具体的电路构成的一例。两个倒相电路14、15分别包含1个P沟道及N沟道MOS晶体管。这里，为使比倒相电路14更大的电流流过倒相电路15，P、N两种沟道的MOS晶体管中，至少使倒相电路15侧一方的P沟道侧的元件尺寸比倒相电路14侧的大。关于N沟道侧的元件尺寸，当然也可使倒相电路15侧一方比倒相电路14大。

设置在行译码器10内的多个CMOS型电路中，从最后级看，在相当于第奇数级的倒相电路15及NOR门电路13各自电源供给节点，即各门电路内的P沟道MOS晶体管侧的源极，与电源电压VDD的供给节点之间，插入P沟道MOS晶体管16的源极、漏极间。

另外，从最后级看，在相当于第偶数级的倒相电路14及NAND门电路12各自电源供给节点，即各门电路内的P沟道MOS晶体管侧的源极，与电源电压VDD的供给节点之间，插入P沟道MOS晶体管17的源极、漏极间。

又，在最后级，即倒相电路15的输出节点与接地电压VSS的供给节点之间，插入除噪声用的N沟道MOS晶体管18的源极、漏极间。

对上述晶体管16、18的栅极供给控制信号SLP1，对晶体管17的栅极供给控制信号SLP2。

控制电路20是根据睡眠信号SLP生成上述控制信号SLP1及SLP2的电路，例如包含4个倒相电路21～24，2输入的NOR门电路25，及2输入的NAND门电路26。输入控制电路11的动作也根据上述睡眠信号进行控制。

睡眠信号SLP供给控制电路20内的NOR门电路25及NAND门电路26各自的一个输入节点。另外，睡眠信号SLP经级联的2个倒相电路21、22供给NOR门电路25及NAND门电路26各自的另一个输入节点。NOR门电路25的输出信号供给倒相电路23，从该倒相电路23的输出节点输出上述控制信号SLP1。NAND门电路26的输出信号供给倒相电路24，从该倒相电路24的输出节点输出上述控制信号SLP2。

下面，用图5所示的定时图说明上述构成的SRAM的动作。

在有源时，使睡眠信号SLP为“L”电平。睡眠信号SLP为“L”电平时，控制电路20中由于倒相电路22的输出信号为“L”电平，故NOR门电路25的输出信号为“H”电平，倒相电路23的输出信号即控制信号SLP1为“L”电平。另外，NAND门电路26的输出信号为“H”电平，倒相电路24的输出信号即控制信号SLP2为“L”电平。

这时，行译码器10中，晶体管16、17都为导通状态。经一方的晶体管16对NOR门电路13及倒相电路15供给电源电压VDD，经另一方的晶体管17对NAND门电路12及倒相电路14供给电源电压VDD。另外，晶体管18为截止状态。从输入控制电路11输出的3比特信号由行译码器10译码，根据该译码结果驱动字线WL。

在待机时，睡眠信号SLP为“H”电平。睡眠信号SLP为“H”电平时，控制电路20中由于倒相电路22的输出信号为“H”电平，因此NOR门电路25的输出信号为“L”电平，倒相电路23的输出信号即控制信号SLP1为“H”电平。另外，NAND门电路26的输出信号为“L”电平，倒相电路24的输出信号即控制信号SLP2为“H”电平。

这时，行译码器10中，晶体管16、17都为截止状态，切断对行译码器10内全部CMOS型电路的电源。另外，晶体管18为导通状态，字线WL固定于“L”电平。这种状态下，由于切断行译码器10的电源，因此行译码器10内的全部CMOS型电路几乎不流过截止漏电流和栅漏电流。另外，栅漏电流流过晶体管18。然而晶体管18是除噪声用的，与行译码器10内的其他晶体管相比，其大小可为十分小，因此可以忽略该电流值。这样一来，可削减待机时的截止漏电流和栅漏电流。

另外，待机时，输入控制电路11设定3比特的输出信号的逻辑电平，使行译码器10的输出信号为单值的低电平。其理由是，连接在字线WL的存储器单元MC，在字线WL的信号“L”电平时为非选择状态，在待机时，包含模式转移时有必要使字线WL的信号为“L”电平即VSS电位。例如行译码器10在图3所示那样构成时，输入控制电路11设定3比特信号的逻辑电平为图3中所示那样“L”、“L”、“H”。这样，NAND门电路12的输出信号为“H”电平，NOR门电路13的输出信号为“L”电平，倒相电路14的输出信号为“H”电平，倒相电路15的输出信号为“L”电平，使字线WL的信号不上升到“H”电平侧。另外，待机时各CMOS型电路由于电源被切断，故各CMOS型电路的输出信号的逻辑电平是存在于各节点的寄生电容中存储的电荷产生的电平。

下面，说明从有源状态转移到待机模式时的动作。当转移到待机模式时，睡眠信号SLP就从“L”电平上升到“H”电平。之后，NOR门电路25的输出信号立即为“L”电平，控制信号SLP1为“H”电平。这样，行译码器10中，晶体管16为截止状态，切断供给NOR门电路13及倒相电路15的电源电压VDD。这时，晶体管17为导通状态，对最后级的倒相电路15的前级倒相电路14供给电源，而且利用来自输入控制电路11的信号设定其输出信号为“H”电平。因此，切断对有可能流过最大穿透电流的最后级的倒相电路15的电源，穿透电流不流过该倒相电路15。另外，当控制信号SLP1为“H”电平时，晶体管18就导通，由于字线WL设定为“L”电平，故即使晶体管16为截止状态，噪声也不加到字线WL。就是说，能防止噪声引起的误动作。

转移到待机模式后，当晶体管16为充分截止状态时，控制电路20内的倒相电路22的输出信号SLPd从“L”电平变为“H”电平。之后，NAND门电路25的输出信号为“L”电平，控制信号SLP2为“H”电平。这样一来，行译码器10中，晶体管17为截止状态，切断供给NAND门电路12及倒相电路14的电源电压VDD。这时，已经不对倒相电路15供给电源电压，而且晶体管18导通，故噪声不加到字线WL。就是说，这种情况下也能防止因噪声引起的误动作。

在从待机模式恢复到有源状态时，睡眠信号SLP从“H”电平下降到“L”电平。此后，NAND门电路26的输出信号立即为“H”电平，控制信号SLP2为低电平。这样一来，行译码器10中，晶体管17为导通状态，再次接通对NAND门电路12及倒相电路14的电源电压VDD的供给。这时，由于倒相电路22的输出信号SLPd尚为“H”电平，故NOR门电路25的输出信号是“L”电平，控制信号SLP1为“H”电平。因此，晶体管16为截止状态，对最后级的倒相电路15未供给电源。因此，即使再次接通对NAND门电路12及倒相电路14的电源电压VDD的供给，也没有穿透电流流过该倒相电路15。

此后，控制电路20内的倒相电路22的输出信号SLPd从“H”电平变到“L”电平。此后，NOR电路25的输出信号为“H”电平，控制信号SLP1为“L”电平。这样一来，行译码器10中，晶体管16为导通状态，再次接通对NOR门电路13及倒相电路15的电源电压的供给。这时，因最后级倒相电路15的前级倒相电路14的输出信号的逻辑电平已经确定，故没有穿透电流流过倒相电路15。

这样，在从有源状态转移到待机模式时，或其逆过程时，流过最大电流的最后级倒相电路15中，不流过穿透电流。

如上所述，本实施例的SRAM中，能防止穿透电流或误动作的发生，同时能实现截止漏电流及栅漏电流的削减。

(第1实施例的变形例)

图6示出第1实施例的变形例的行译码器10的构成。本变形例中，与图3的情况不同，连接在字线WL的存储器单元MC，在字线WL的信号“L”电平时被选。同时，图6所示的行译码器10在字线WL的驱动时输出“L”电平的信号，在非动作时输出“H”电平的信号。

图3所示的行译码器10中，作为控制对多个的各CMOS型电路的电源的供给/切断的开关，设置P沟道MOS晶体管16、17。与此相对，图6所示的行译码器10中，作为相当于上述P沟道MOS晶体管16、17的开关，设置N沟道MOS晶体管31、32。

即，一个晶体管31的源、漏之间，插入从最后级看相当于第奇数级的倒相电路15及NOR门电路13各自的接地电压侧的电源供给节点即各门电路内的N沟道MOS晶体管侧的源极，与接地电压VSS的供给节点之间。

另一个晶体管32的源、漏之间，插入从最后级看相当于第偶数级的倒相电路14及NAND门电路12各自的接地电压侧的电源供给节点即各门电路内的N沟道MOS晶体管侧的源极，与接地电压VSS的供给节点之间。

这时，控制信号SLP1的反转信号/SLP1供给晶体管31的栅极，控制信号SLP2的反转信号/SLP2供给晶体管32的栅极。

另外，与图3的情况不同，在倒相电路15的输出节点与电源电压VDD的供给节点之间，插入除噪声用的P沟道MOS晶体管33的源、漏之间。

该变形例的SRAM中，也得到与图3所示的实施例的SRAM同样的效果。

(第2实施例)

图7是第2实施例的半导体集成电路装置的框图。该半导体集成电路装置中，半导体芯片40内形成多个IP(智能特性)单元41。所谓IP单元，意指具有预先准备的规定功能的电路。图7中，例示了半导体芯片40内形成4个IP单元41的情况。另外，半导体芯片40内形成连接上述4个IP单元41之间的芯片内配线42。另外，在与芯片外部之间输入输出信号用的配线，图中作了省略。

在上述4个的各IP单元41内，分别设置了将对应的IP单元41内的信号输出到内配线42的接口电路，以及控制接口电路的动作的控制电路。

图8示出抽出的各IP单元41内设置的接口电路50与控制电路60部分。接口电路50包含作为输入IP单元内生成的信号的前置缓冲器的倒相电路51，与作为输入该倒相电路51的输出信号、并对芯片内配线42输出信号的主缓冲器的倒相电路52。倒相电路52的输出节点连接芯片内配线42。上述两倒相电路51、52分别是P沟道MOS晶体管及N沟道MOS晶体管构成的CMOS型电路。

由于倒相电路52的输出信号直接驱动芯片内配线42，故与倒相电路51相比，流过倒相电路52的电流有必要更大。因此，与图3中的倒相电路14、15的情况相同，倒相电路51、52中的P、N两沟道的MOS晶体管中，至少使倒相电路52侧的P沟道的侧的元件尺寸比倒相电路51侧的大。当然，对于N沟道侧的元件尺寸也可使倒相电路52侧的比倒相电路51侧大。

在上述倒相电路52的电源供给节点、即倒相电路内的P沟道MOS晶体管侧的源极，与电源电压VDD的供给节点之间，插入P沟道MOS晶体管53的源、漏间。另外，在上述倒相电路51的电源供给节点即倒相电路内的P沟道MOS晶体管侧的源极，与电源电压VDD的供给节点之间，插入P沟道MOS晶体管54的源、漏间。对上述晶体管53的各栅极供给控制信号SLP1，对晶体管54的各栅极供给控制信号SLP2。

控制电路60根据睡眠信号SLP生成上述控制信号SLP1及SLP2，具有例如与图3中所示的控制电路20相同的电路构成。

下面，说明上述构成的半导体集成电路装置的动作。

有源时，使睡眠信号SLP为“L”电平。睡眠信号SLP“L”电平时，与图3的情况相同，控制信号SLP1、SLP2都为“L”电平。

这时，接口电路50中，晶体管53、54都为导通状态，对倒相电路52、51供给电源电压VDD，IP单元41内生成的信号通过2个倒相电路52、51输出到芯片内配线42。

待机时，睡眠信号SLP为“H”电平。睡眠信号SLP“H”电平时，与图3的情况相同，控制信号SLP1、SLP2都为“H”电平。

这时，接口电路50中，晶体管53、54都为截止状态，切断对倒相电路52、51的电源。该状态中，由于倒相电路52、51的电源被切断，故倒相电路52、51中几乎没有截止漏电流与栅漏电流流过。这样一来，能削减待机时中的截止漏电流与栅漏电流。

下面，说明从有源状态转移到待机模式时的动作。当转移到待机模式时，睡眠信号SLP从“L“电平上升到”H“电平。与图3的情况相同，此后，先是控制信号SLP1为”H“电平。一当控制信号SLP1为”H“电平时，倒相电路50中，晶体管53就成截止状态，切断供给最后级的倒相电路52的电源电压VDD。这时，晶体管54为导通状态，对最后级的倒相电路52的前级倒相电路51供给电源。因此，即使切断对有流过最大穿透电流可能性的最后级的倒相电路52的电源，该倒相电路52中也不流过穿透电流。

当转移到待机模式后，晶体管53成充分截止状态时，与图3的情况相同，控制信号SLP2为“H“电平。这样，接口电路50中，晶体管54成截止状态，切断供给倒相电路51的电源电压VDD。这时，由于已经不对最后级的倒相电路52供给电源电压，没有噪声加到芯片内配线42。即，能防止因噪声引起的误动作。

从待机模式恢复到有源状态时，睡眠信号SLP从“H”电平降到“L”电平。这时，与图3的情况相同，首先控制信号SLP2为“L”电平。这样一来，接口电路50中，晶体管54为导通状态，再次接通对倒相电路51的电源电压VDD的供给。这时，由于不对最后级倒相电路52供给电源，故没有穿透电流流过该倒相电路52。

此后，与图3的情况相同，控制信号SLP1为“L”电平。这样一来，接口电路50中，晶体管53为导通状态，再次接通对最后级的倒相电路52的电源电压VDD的供给。这时，由于已经确定最后级的前级的倒相电路51的输出信号的逻辑电平，故没有穿透电流流过倒相电路52。

这样，从有源状态转移到待机模式时，或其逆过程时，在流过最大电流的最后级的倒相电路52中不流过穿透电流。

如上所述，本实施例的半导体集成电路装置中，能防止穿透电流或误动作的发生，同时能削减截止漏电流及栅漏电流。

(第2实施例的变形例)

图9示出第2实施例的变形例的半导体集成电路装置的接口电路50以及控制电路60的构成。图8所示的接口电路50中，作为控制对2个倒相电路52、51的电源的供给/切断的开关，设置P沟道MOS晶体管53、54。与此相对，图9所示的接口电路50中，作为与上述P沟道MOS晶体管53、54相当的开关，设置N沟道MOS晶体管55、56。

即，一个晶体管55的源、漏间，插入在倒相电路52的接地电压侧的电源供给节点即倒相电路内的N沟道MOS晶体管侧的源极，与接地电压VSS的供给节点之间。另一个晶体管56的源、漏间，插入在倒相电路51的接地电压侧的电源供给节点即倒相电路内的N沟道MOS晶体管侧的源极，与接地电压VSS的供给节点之间。

这时，对晶体管55的栅极供给控制信号SLP1的反转信号/SLP1，对晶体管56的栅极供给控制信号SLP2的反转信号/SLP2。

本变形例的半导体集成电路装置也能得到与图8所示的实施例的半导体集成电路装置相同的效果。

(第3实施例)

图10示出第3实施例的半导体集成电路装置的构成。该半导体集成电路装置中，半导体芯片70内，形成接口电路80，与控制该接口电路80的动作的控制电路90。

接口电路80，是把半导体芯片70内生成的信号输出到芯片外部的电路，包含作为前置缓冲器的倒相电路81，与作为输入该倒相电路81的输出信号的主缓冲器的倒相电路82。倒相电路82的输出节点连接到芯片的输出端OUT。上述两个倒相电路81、82各自是由P沟道MOS晶体及N沟道MOS晶体管构成的CMOS型电路。

倒相电路82的输出信号因驱动输出端及与输出端连接的配线，故与倒相电路81相比，倒相电路82中有必要流过更大的电流。因此，与图3中的倒相电路14、15的情况相同，倒相电路81、81内的两个沟道MOS晶体管中，至少使倒相电路82侧的P沟道侧元件尺寸比倒相电路81侧的大。当然对N沟道侧的元件尺寸也可以使倒相电路82侧的比倒相电路81侧的大。

在上述倒相电路82的电源供给节点即倒相电路内的P沟道MOS晶体管侧的源极，与电源电压VDD的供给节点之间，插入P沟道MOS晶体管83的源、漏间。另外，在上述倒相电路81的电源供给节点即倒相电路内的P沟道MOS晶体管侧的源极，与电源电压VDD的供给节点之间，插入P沟道MOS晶体管84的源、漏间。控制信号SLP1供给上述晶体管83的各栅极，控制信号SLP2供给上述晶体管84的各栅极。

控制电路90是根据睡眠信号SLP生成上述控制信号SLP1及SLP2的电路，具有例如与图3所示的控制电路相同的电路构成。

上述那样构成的半导体集成电路装置的动作，与图8所示的接口电路50相同，能得到与图8所示的接口电路50相同的效果。

(第3实施例的变形例)

图11示出第3实施例的变形例的半导体集成电路装置的构成，图10所示的半导体集成电路装置中，作为控制对构成接口电路80的2个倒相电路82、81的电源的供给/切断的开关，设置P沟道MOS晶体管83、84。与此相对，图11所示的半导体集成电路装置中，作为相当于P沟道MOS晶体管83、84的开关，设置N沟道MOS晶体管85、86。

即，一个晶体管85的源、漏间，插入在倒相电路82的接地电压侧的电源供给节点、即倒相电路内的N沟道MOS晶体管侧的源极，与接地电压VSS的供给节点之间。另一个晶体管86的源、漏间，插入在倒相电路81的接地电压侧的电源供给节点、即倒相电路内的N沟道MOS晶体管侧的源极，与接地电压VSS的供给节点之间。

这时，控制信号SLP1的反转信号/SLP1供给晶体管85的各栅极，控制信号SLP2的反转信号/SLP2供给晶体管86的各栅极。

用该变形例的半导体集成电路装置也能得到与图10所示的实施例的半导体集成电路装置同样的效果。

对本专业的技术人员来说，将容易实现附加的优点和修改。因此，在其较广泛方面的本发明不限于此地显示和描述的具体细节和有代表性的实施例。因此在不偏离所附权利要求及其等效物所限定的一般发明性概念的精神和范围的情况下，可以做出各种修改。

Claims (19)

1.一种MOS型半导体集成电路装置，其特征在于，包括：

至少分别具有1个P沟道及N沟道MOS晶体管，且具有各自电源供给节点，并使前级的输出信号供给后级作为输入信号的多级连接的多个MOS型电路；

所述多个MOS型电路中，从最后级看，第奇数级的MOS型电路各自的电源供给节点与第1电源电压节点之间插入的第1开关元件；

所述多个MOS型电路中，从最后级看，第偶数级的MOS型电路各自的电源供给节点与所述第1电源电压节点之间插入的第2开关元件；以及

作为连接所述第1及第2开关元件并控制所述第1、第2开关元件的控制电路，所述控制电路分别在把成为待机状态的所述多个MOS型电路从待机状态恢复到有源状态时，首先使所述第2开关元件导通，接着使所述第1开关元件导通。

2.如权利要求1所述的装置，其特征在于，

所述控制电路在将所述多个MOS型电路从有源状态转移到待机状态时，首先使所述第1开关元件不导通，接着使所述第2开关元件不导通。

3.如权利要求1所述的装置，其特征在于，

所述第1及第2开关元件是P沟道MOS晶体管，而且所述第1电源电压节点是高电压侧的电源电压节点。

4.如权利要求1所述的装置，其特征在于，

所述第1及第2开关元件是N沟道MOS晶体管，而且所述第1电源电压节点是低电压侧的电源电压节点。

5.如权利要求1所述的装置，其特征在于，

所述多个MOS型电路中最后级的MOS型电路内的至少所述P沟道MOS晶体管的元件尺寸，比最后级以外的MOS型电路内的所述P沟道MOS晶体管的元件尺寸大。

6.一种MOS型半导体集成电路装置，其特征在于，具有：

连接多个存储器单元的字线；

连接所述字线并驱动所述字线的驱动电路；以及

连接所述驱动电路并控制所述驱动电路的动作的第1控制电路，

所述驱动电路具有：

至少分别具有1个P沟道及N沟道MOS晶体管，且具有各自电源供给节点，并使前级的输出信号供给后级作为输入信号的多级连接的多个MOS型电路；

所述多个MOS型电路中，从最后级看，第奇数级的MOS型电路各自的电源供给节点与第1电源电压节点之间插入的第1开关元件；以及

所述多个MOS型电路中，从最后级看，第偶数级的MOS型电路各自的电源供给节点与所述第1电源电压节点之间插入的第2开关元件，

其中所述第1控制电路分别在把成为待机状态的所述多个MOS型电路从待机状态恢复到有源状态时，首先使所述第2开关元件导通，接着使所述第1开关元件导通。

7.如权利要求6的装置，其特征在于，

所述第1控制电路在将所述多个MOS型电路从有源状态转移到待机状态时，首先使所述第1开关元件不导通，接着使所述第2开关元件不导通。

8.如权利要求6的装置，其特征在于，

进一步具有在为所述待机状态时设定所述驱动电路的输入信号逻辑电平使所述驱动电路的输出信号为低电平的第2控制电路。

9.如权利要求6的装置，其特征在于，

进一步具有在所述字线与第2电源电压节点之间插入的，控制成在所述待机状态时导通的第3开关元件。

10.如权利要求6所述的装置，其特征在于，

所述第1及第2开关元件是P沟道MOS晶体管，而且所述第1电源电压节点是高电压侧的电源电压节点。

11.如权利要求6所述的装置，其特征在于，

所述第1及第2开关元件是N沟道MOS晶体管，而且所述第1电源电压节点是低电压侧的电源电压节点。

12.一种MOS型半导体集成电路装置，其特征在于，具有：

从输出端输出信号的接口电路，以及

连接在所述接口电路并控制所述接口电路的动作的控制电路，

所述接口电路具有：

具有P沟道及N沟道MOS晶体管，并有电源供给节点，输出节点连接到所述接口电路的输出端的第1MOS型电路，

具有P沟道及N沟道MOS晶体管，并有电源供给节点，将输出信号输入到所述第1MOS型电路的第2MOS型电路，

插入于所述第1MOS型电路的电源供给节点与第1电源电压节点之间的第1开关元件，以及

插入于所述第2MOS型电路的电源供给节点与第1电源电压节点之间的第2开关元件，

所述控制电路分别在把成为待机状态的所述第1及第2MOS型电路从待机状态恢复到有源状态时，首先使所述第2开关元件导通，接着使所述第1开关元件导通。

13.如权利要求12所述的装置，其特征在于，

所述接口电路分别设置在半导体芯片内的多个具有预先准备好的特定功能的各IP单元内。

14.如权利要求13所述的装置，其特征在于，

进一步具有连接所述多个具有预先准备好的特定功能的IP单元之间的多条芯片内配线。

15.如权利要求12所述的装置，其特征在于，

所述接口电路设置在半导体芯片内，所述接口电路把半导体芯片内生成的信号输出到芯片外部。

16.如权利要求12所述的装置，其特征在于，

所述控制电路在将所述第1及第2MOS型电路从有源状态转移到待机状态时，首先使所述第1开关元件不导通，接着使所述第2开关元件不导通。

17.如权利要求12所述的装置，其特征在于，

所述第1及第2开关元件是P沟道MOS晶体管，而且所述第1电源电压节点是高电压侧的电源电压节点。

18.如权利要求12所述的装置，其特征在于，

所述第1及第2开关元件是N沟道MOS晶体管，而且所述第1电源电压节点是低电压侧的电源电压节点。

19.如权利要求12所述的装置，其特征在于，

所述第1MOS型电路内的至少所述P沟道MOS晶体管的元件尺寸，比所述第2MOS型电路内的所述P沟道MOS晶体管的元件尺寸大。

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