CN1380696A - 半导体集成电路 - Google Patents

Abstract

一种半导体集成电路,可补偿各芯片的工艺误差,降低栅极泄露电流。其中具有电源降压电路及MOS回路组。电源降压回路供给电源电压,根据显示为运行时还是待机时的待机控制信号进行控制,当待机控制信号显示为运行时,向内部电源线输出比电源电压低的第1内部电源电压,当待机控制信号显示为待机时,向内部电源线输出比该第1内部电源电压还低的第2内部电源电压。MOS电路组含有供给第1内部电源电压或第2内部电源电压并运行的一个或多个MOS晶体管。

Description

半导体集成电路

技术领域

本发明涉及使用与外部电源电压不同的内部电源电压的半导体集成电路，特别是涉及在内部使用的电压比外部电源低的半导体集成电路。

背景技术

在以往的半导体集成电路中，是将外部供给的电压降压后产生内部电压，将采用该内部电压作为MOS晶体管运行电压的技术用于含有微小的MOS晶体管的半导体集成电路。图5所示就是以往的半导体集成电路的电源降压电路周围的构成。

其中具有：运行时用电源降压电路50、待机时用电源降压电路51、MOS电路组52、VREF发生电路53、缓冲器54。

电源降压电路接收供给芯片的外部电源电压VDDext，产生VDDext低的内部电源电压VDDint，该内部电源电压VDDint通过内部电源线IPL供给芯片内的MOS电路组52。MOS电路组52含有一个或多个MOS晶体管，例如，相当于反相器电路、NAND电路等一般的CMOS电路及存储单元等。

这里，外部电源电压VDDext因半导体集成电路的芯片规格而不同，比如，使用2.5V或1.8V。而且，内部电源电压VDDint因半导体集成电路的设计规格而不同，例如，在规格为0.1μm的半导体集成电路中使用1.2V左右的电源电压。

芯片的运行状态及待机状态，由指示从芯片供给待机状态的待机控制信号STBY选择。也就是说，待机控制信号STBY低时为运行状态和高时为待机状态。

运行时·待机时用电源降压电路50、51分别是由输出用P型MOS晶体管55、56；电阻分割内部电源电压VDDint的电阻元件57、58、59、60以及第1运算放大器61、第2运算放大器62构成的。

第1运算放大器61和第2运算放大器62，因为反馈控制输出P型MOS晶体管55、56使将内部电源电压VDDint电阻分割后的节点FA、FB的电位与VREF等值，所以不受外部电源电压VDDext的电平影响，输出恒定的内部电源电压

运行时·待机时用电源降压电路50、51使用分割电阻及运算放大器61、62，设定了向内部电源线IPL输出的内部电源电压VDDint。也就是说，运行时·待机时用电源降压电路50、51各自将经电阻分割后的内部电源电压VDDint的电位加到运算放大器61、62的正输入端，将VREF发生电路53的输出加到运算放大器61、62的负输入端。

运行时用电源降压电路50，在对内部电源电压VDDint具有很大电流驱动力的同时，降压电路自身的消耗电流也很大。因为要求将待机时全部芯片的消耗电流抑制得很小，所以使用待机控制信号STBY，使运行时用电源降压电路50停止，仅使待机时用降压电路51运转起来。待机时用降压电路51的供给内部电源电压VDDint的MOS电路组52在待机时停止，所以电流驱动力小，故降压电路自身的消耗电流也很小。运行时·待机时用电源降压电路50、51各自以标准电压VREF为基准，产生同一电位的内部电源电压VDDint。也就是说，运行时用电源降压电路50向内部电源线IPL输出的内部电源电压VDDint的电压与待机时用电源降压电路51向内部电源线IPL输出的内部电源电压VDDint的电压相等。而且，运行时，上述两个运行时用电源降压电路50和待机时用电源降压电路51同时运转。

上述以往的半导体集成电路，具有以下问题。

随着使用在半导体集成电路中的晶体管的微小化，MOS晶体管栅极绝缘膜薄膜化，近年来，MOS晶体管的栅极漏电流成为芯片的待机电流降低的障碍而引起关注。

例如，设计规格为0.15μm，栅极绝缘膜厚度约为3.5μm。设计规格为0.1μm，栅极绝缘膜厚度约为2μm。如果是0.15μm的规格，栅极漏电流就不会出现问题，但如果是0.1μm的规格，那将有必要使栅极漏电流减小。

在这里，用图6来说明设计规格为0.1μm的MOS晶体管的栅极漏电流的电压及电流特性。如图7所示，通过连接MOS晶体管的半导体衬底65、源极66、漏极67及栅极69，组成MOS电容，然后，如图6所示，振荡栅极电压，使每单位栅极面积的栅极泄露电流(从栅极经栅极绝缘膜流向电路板的电流)Ig呈曲线化分布。在图7中，对半导体衬底65、源极66、以及漏极67加入相同的接地电位。

在半导体衬底65上，通过栅极绝缘膜68，形成栅极69，向该栅极69加入栅极电压Vg。在这样的状态下，从栅极69流向半导体衬底65的栅极泄露电流Ig的测定结果，如图6所示。

在这里，因为设计规格为0.1μmMOS晶体管在电源电压为1.2V下运行，所以从图6便可得知，这种情况下的栅极泄露电流为：每1μm²的栅极氧化膜为1nA。

例如，因为当代的36M比特的低消耗功率SRAM芯片的总栅极面积为100Kμm²的顺序，所以全部芯片的栅极泄露电流可达到100μA。在实际情况下，因为低消耗功率SRAM芯片的待机电流规格在100μA以下，所以当今，只依靠栅极泄露电流满足待机电流规格是非常困难的。而且，由于加工工艺的误差，各芯片上栅极绝缘膜的厚度也不同，从而使栅极泄露电流的大小各异，形成满足待机电流和未满足待机电流规格的产品混杂在一起制造的情况。

另外，虽然因外部电压下降，可能满足待机电流规格，但那时，就必须在半导体芯片外部准备与正常电源不同的电位，这样就使组装半导体集成电路的系统变得非常复杂。

如上所述，在待机状态时向芯片内供给与运行时电平相同的内部电源电压VDDint的现有例子中，随着MOS晶体管的微小化，因栅极泄露电流而使控制待机电流成为难题。

本发明就是以解决上述现有技术的问题为目的的。

发明概述

为了解决上述问题，根据本发明的半导体集成电路，包括：

电源降压电路，供给电源电压，根据表示是处于运行中，还是处于待机状态的；待机控制信号来进行控制。是当所述待机控制信号显示运行中时，向内部电源线输出比所述电源电压低的第1内部电源电压；当所述待机控制信号显示待机状态时，向所述内部电源线输出比第1内部电源电压低的第2内部电源电压，MOS电路组，包含由所述内部电源线供给所述第1或所述第2内部电源电压，使一个或多个MOS晶体管运行。

根据本发明的另一种半导体集成电路，其特征在于：包括提供电源电压，向内部电源线输出比所述电源电压低的内部电源电压的电压降压回路；包含从所述内部电源线提供所述内部电源电压进行运行的一个或多个MOS晶体管的MOS回路组；同时由所述电源降压回路，推断出流向上述MOS电路组的栅极泄露电流值，随着这种栅极泄露电流值的增大，使得所述内部电源电压变低。

附图说明

图1：表示本发明的第1实施例的半导体集成电路的电路。

图2A：表示本发明第1实施例的第1运算放大器的电路标记图。

图2B：表示本发明第1实施例的第1运算放大器的电路图。

图3A：表示本发明第1实施例的第2运算放大器的电路标记图。

图3B：表示本发明第1实施例的第2运算放大器的电路图。

图4：本发明第2实施例的待机时用VREF发生电路及本发明第3实施例的VREF发生电路的电路图。

图5：表示现有的半导体集成电路的电路图。

图6：显示栅极泄露电流与栅极电压依赖性的电流电压特性图。

图7：显示图6中的栅极泄露电流的测定方法的图。

图8：表示本发明的第3实施例的半导体集成电路的电路图。

实施发明的具体方式

下面，参照附图，对本发明的具体实施例加以说明，在下面的附图中，相同或相应部分，标以相同或相应的附图标记。

(第1实施例)

用图1至图3B说明第1实施例的半导体集成电路。

图1是本实施例的半导体集成电路的构成图。在这里，运行时用电源降压电路1与待机时用电源降压电路2共同通过内部电源线IPL向半导体集成电路内的MOS电路组3供给内部电源电压VDDint。MOS电路组3中含有一个或多个MOS晶体管，供给内部电源电压VDDint的内部电源线IPL与接地电位相连接。也就是说，MOS电路组3中的MOS晶体管，是基于从内部电源线IPL供给的内部电源电压VDDint运转的。

该MOS电路组3也可以包含除MOS晶体管以外的，一个或多个电路元件。在本实施例中，来自内部电源线IPL的内部电源电压VDDint被供给MOS电路组3中的至少部分MOS晶体管的栅极。而且，必要时，还向至少部分MOS晶体管的源极或漏极供给内部电源电压VDDint。并且，内部电源电压VDDint最好也向必要时设置的电路元件供给。

运行时用电源降压电路1含有：输入外部电源电压VDDext的运行时用VREF发生电路4；该运行时用VREF发生电路4的输出VREF向负输入端输入、输入外部电源电压VDDext的第1运算放大器5；输入该第1运算放大器5的输出，向源极输入外部电源电压VDDext的第1P型MOS晶体管6；一端与该第1P型MOS晶体管6的漏极连接的第1电阻元件7；一端与该第1电阻元件7的另一端连接，另一端接地的第2电阻元件8。

在这里，第1电阻元件7与第2电阻元件8的连接节点，接在第1运算放大器5的正输入端。而且，通过半导体集成电路上设置的缓冲器9，向第1运算放大器5输入待机控制信号STBY。该缓冲器9是由反相器构成的。在本实施例中，运行时，待机控制信号STBY变为低电平，为此，由缓冲器9向第1运算放大器5的输出变为高电平。另一方面，在待机时，待机控制信号STBY变为高电平，为此，从缓冲器9向第1运算放大器5的输出变为低电平。

该运行时用电源降压电路1，将第1P型MOS晶体管6的漏极与第1电阻元件7间的节点作为输出节点，向MOS电路组3的MOS晶体管供给内部电源电压VDDint。但是，在待机时，当从缓冲器9向第1运算放大器5的输出变为低电平时，第1运算放大器5的输出被固定在高电平，第1P型MOS晶体管6变为截止状态。为此，从运行时用电源降压电路1向内部电源线IPL的内部电源电压VDDint的输出消失。

待机时用电源降压电路2含有：输入外部电源电压VDDext的待机时用VREF发生电路10；将作为该待机时用VREF发生电路10输出的基准电压VREFSTBY向负输入端输入、输入外部电源电压VDDext的第2运算放大器11；输入该第2运算放大器11的输出、向源极输入外部电源电压VDDext的第2P型MOS晶体管12。

将该第2P型MOS晶体管12的漏极，作为待机时用电源降压电路2的输出节点，通过内部电源线IPL，向MOS电路组3的MOS晶体管供给内部电源电压VDDint。而且，第2P型MOS晶体管12的漏极，与第2运算放大器11的正输入端连接。

象这样，将VREF发生电路分离为运行时用及待机时用，而且，在待机时用降压电路2中，待机时用VREF发生电路10，将栅极泄露电流减低到期望值的内部电源电压VDDint的电位生成为基准电压VREFSTBY，供给反馈用的第2运算放大器11。也就是说，本实施例中，基准电压VREFSTBY是预先设定的固定的值。而且，在待机时用电源降压电路2中，因为没有将内部电源电压VDDint进行电阻分割，而直接与标准电压VREFSTBY同时向第2运算放大器11输入，所以通过反馈控制，使得内部电源电压VDDint与基准电压的电位等值。

另外，在本实施例中，所谓的“运行时”，是显示MOS电路组3进行正常电路运转的状态，所谓“待机时”是显示MOS电路组3不进行正常的电路运转，正在等待下一个正常运转的状态。例如，本实施例中的半导体集成电路在被搭载到信息终端时，在用户超过所定时间未操作该信息末端时，该半导体集成电路将进入待机状态。

待机时用电源降压电路2输出比运行时用电源降压电路1的输出低的电压。若使待机时的内部电源电压VDDint降低，就要减小与内部电源电压VDDint相对应的栅极电压，为此，如图6示出的栅极电压与栅极泄露电流的关系，栅极泄露电流急剧减少。

在这里，内部电源电压VDDint不是越低越好，过分低时，可对供给内部电源电压VDDint的MOS电路组3的运转产生坏的影响。也就是说，当MOS电路组3中含有SRAM存储单元等时，如果不供给一定值以上的电压，就会形成数据无法保存而消失的局面。为此，有必要将内部电源电压VDDint设定成对MOS电路组3的运行无不良影响的低电压。

在图1所示的半导体集成电路中，运行时，待机控制信号的STBY变为低电平，从运行时电源降压电路1向内部电源线IPL供给高的内部电源电压VDDint。也就是说，在运行时，向MOS电路组3供给的内部电源电压VDDint，为了使MOS电路组3正常运转，将变为必要的高电压。运行时，虽然也从待机时用电源降压电路2向内部电源线IPL输出低的内部电源电压VDDint，但因为运行时用电源降压电路1具有比待机时用电源降压电路2大的电流驱动力，所以内部电源线IPL将维持在高的内部电源电压VDDint。

待机状态时，待机控制信号STBY变为高电平，没有从运转用电源降压电路1向内部电源线IPL供给高的内部电源电压VDDint。为此，内部电源线IPL将维持在从待机时用电源降压电路2供给的低的内部电源电压VDDint。

其次，对第1运算放大器5和第2运算放大器11的具体构成加以说明。在图1中，用于运行时用电源降压电路1的第1运算放大器5，其构成如图2A及图2B所示。且用于待机时用电源降压电路2的第2运算放大器11，其构成如图3A及图3B所示。

在图2A中展示了第1运算放大器5的输入与输出关系。也就是说，图1中的标准电压VREF用信号INA表示，缓冲器9的输出用信号EN表示，来自两个电阻元件7、8中间节点的输入用信号INB表示，向第1P型MOS晶体管6的栅极的输出用信号OUT表示。

在图2B中，展示了如图2A所示的第1运算放大器5的一个具体电路构成的例子。也就是说，向栅极输入信号EN、向源极输入外部电源电压VDDext的第3P型MOS晶体管15的漏极上连接向源极输入外部电源电压VDDext的第4P型MOS晶体管16的漏极和栅极。

在该第4P型MOS晶体管16的栅极和漏极上，连接着第5P型MOS晶体管17的栅极，在它的源极上输入外部电源电压VDDext。

在该第5P型MOS晶体管17的漏极上，连接着第6P型MOS晶体管18的漏极，在它的源极上输入外部电源电压VDDext，在它的栅极上输入信号EN。

而且，第5P型MOS晶体管17以及第6P型MOS晶体管18的漏极将成为第1运算放大器5的输出节点OUT。

第3P型MOS晶体管15的漏极、第4P型MOS晶体管16的漏极及栅极、第5P型MOS晶体管17的栅极上连接第1N型MOS晶体管19的漏极，向其栅极输入信号INB。

另外，在输出节点OUT上，连接第2N型MOS晶体管20的漏极，在其栅极输入信号INA。

在第1N型MOS晶体管19及第2N型MOS晶体管20的各自的源极上，连接有作为电流源晶体管的第3N型MOS晶体管21的漏极。在该第3N型MOS晶体管21的栅极上输入信号EN，其源极接地。

在图3A中展示了第2运算放大器11的输入及输出关系。也就是说，用信号INA表示来自待机时用VREF发生电路10的基准电压VREFSTBY、用信号INB表示第2P型MOS晶体管12的漏极、用信号OUT表示向第2P型MOS晶体管12的栅极的输出。

在图3B中，展示了一个如图3A所示的第2运算放大器11的一个具体电路构成的例子。也就是说，具备各栅极相互连接、向各个源极输入外部电源电压VDDext的第7P型MOS晶体管22及第8P型MOS晶体管23。

在该第7P型MOS晶体管22的漏极上，连接第7P型MOS晶体管22的栅极以及第8P型MOS晶体管23的栅极。该第7P型MOS晶体管22的漏极又与第4N型MOS晶体管24的漏极连接。

向第4N型MOS晶体管24的栅极输入信号INB。第8P型MOS晶体管23的漏极成为输出节点OUT，连接第5N型MOS晶体管25的漏极。

第4N型MOS晶体管24的源极与第5N型MOS晶体管25的源极连接，连接第6N型MOS晶体管26的漏极。

向第6N型MOS晶体管26的栅极输入外部电源电压VDDext，其源极接地。

虽然图2B所示的第1运算放大器5及图3B所示的第2运算放大器11两者都是电流反射镜型的运算放大器，但如图2B所示的第1运算放大器5在运算放大器激励信号EN为高电平时(运行时)，也就是待机控制信号STBY在低电平时激活。与此相对，当运算放大器激励信号EN为低电平时(待机时)，也就是待机控制信号STBY高电平时，第1运算放大器5未被激活。也就是说，运算放大器激励信号EN为低电平时，来自输出节点的输出OUT升高到外部电源电压VDDext，形成作为电流源晶体管的第3N型MOS晶体管21截止，贯通电流被切断的构成。然后，来自输出节点的输出OUT变为外部电源电压VDDext(高电平，所以图1的第1P型MOS晶体管6变为截止状态，使从运行时用电源降压电路1，向内部电源线IPL的电源供给消失。

这样地，在第1运算放大器5中，接在正电源上的晶体管的数量比较多，各晶体管的尺寸设定得也比较大，可流过更多的电流。

与此相对，在图3B所示的第2运算放大器11中，各晶体管的尺寸设定得比较小，就使得难以流过大电流。

根据本实施例，可以提供一种微细的半导体集成电路，待机时将内部电源电压设定为比运行时电源电压低的电压，可降减栅漏产生的待机电流。

(第2实施例)

在上述的第1实施例中，待机时用VREF发生电路10产生的基准电压VREFSTYB是具有预先设定值的固定值，但在第2实施例中，通过对应于因制造工艺而引起的栅极泄露电流的波动，也使待机时用VREF发生电路产生的基准电压变动而不固定，由此，在待机时待机时用电源降压电路2输出的内部电源电压VDDint的电压也变动。

用图4来说明本发明第2实施例中具备半导体集成电路的待机时用VREF发生电路的构成。而且，在本实施例中，半导体集成电路的整体构成虽与图1相同，但与图1中待机时用VREF发生电路10的构成及运转不同。

在图4所示的待机时用VREF发生电路10A中，具有第3运算放大器30。该第3运算放大器30的构成与第2运算放大器11相同。该第3运算放大器30的负输入端与串联连接的第3电阻元件RA31和第4电阻元件(标准电阻元件Rr)32的连接节点连接。也就是，第3电阻元件RA31和第4电阻元件Rr32之间的连接节点成为比较节点，输出比较电压VA。在该第3电阻元件RA31的一端，输入第3运算放大器30的输出VC。

该第3运算放大器30的输出VC，又与第5电阻元件RB33的一端连接。该第5电阻元件RB33的电阻值设定为与第3电阻元件RA31的电阻值相等。

该第5电阻元件RB33的另一端，成为作为该待机时用VREF发生电路10A的输出的基准电压VREFSTB的输出节点。该第5电阻元件RB33的另一端，与栅极泄露电流监视器用的伪MOS电容34的栅极连接。该栅极泄露电流监视器用的伪MOS电容34，是由与MOS电路组3内的MOS晶体管相同构造的MOS晶体管构成的。通过彼此连接该MOS晶体管的源极与漏极而构成了MOS电容34。该栅极泄露电流监视器用的伪MOS电容34的源极漏极，与第4电阻元件(标准电阻元件Rr)32的另一端相连接并且接地。为此，可以根据MOS电容34的栅极泄露电流的值，推断出流过MOS电路组3内的晶体管的栅极泄露电流值。

另外，基准电压VREFTBY与第3运算放大器30的正输入端连接。

该待机时用VREF发生电路10A的工作，是将栅极泄露电流监视器用的伪MOS电容34与基准电阻元件Rr32的电阻值相等时的伪MOS电容34的栅极电位作为基准电压VREFTBY生成。

在这里，为使输入第3运算放大器30的负输入端的比较电压VA和输入正输入端的基准电压VREFTBY成为同电位，反馈控制第3运算放大器30的输出VC。因为第3电阻元件RA31的电阻值与第5电阻元件RB33的电阻值相等，所以，当比较电压VA与基准电压VREFTBY同电位时，流过基准电阻元件Rr32的电流IA与流过伪MOS电容34的电流IB也等值，基准电阻Rr32与伪MOS电容34的电阻值相同。

在这里，假定全部芯片的栅极面积为100Kμm²、伪MOS电容34的面积为1Kμm²。栅极泄露电流与栅极的面积成正比，当待机时的芯片全部的允许栅极泄露电流为10μA时，伪MOS电容34的允许栅极泄露电流为0.1μA。

因此，如果将图4的基准电阻Rr32定为与0.1μA的电流供给能力相对应的10MΩ左右的话，就可使各芯片的工艺误差得到补偿，基准电压VREFTBY设定为长期将伪MOS电容34的栅极泄露电流设定在0.1μA的一定值。此时，因为在全部芯片中，将基准电压VREFTBY的电位作为内部电源电压VDDint供给，所以，栅极泄露电流被保持在10μA的一定值。

这里，当将伪MOS电容34的栅极面积作为全部芯片的栅极面积的千分之一时，同时流经基准电阻Rr32及伪MOS电容34的电流变为流经全部芯片的栅极电流的千分之一。

而且，虽然在基准电阻Rr32上，得到电阻的特性，但伪MOS电容34中却显示出非电阻性。因为存在这种特性的差异，以基准电阻元件Rr32和第3电阻元件RA31的连接节点上的比较电压VA与伪MOS电容34的栅极和第5电阻元件RB33的连接节点上的基准电压VREFTBY相等的方式的输出VC的电压，应根据第3运算放大器30选择、设定。

由此，当流经伪MOS电容34的栅极泄露电流的值大时，基准电压VREFTBY的电位变低，当流经伪MOS电容34的栅极泄露电流的值低时，基准电压VREFTBY的电位变高。若基准电压VREFTBY的电位变低，待机时用电源降压电路2向内部电源线IPL输出的内部电源电压VDDint的电压也变低，若基准电压VREFTBY变高，待机时用电源降压电路2向内部电源线IPL输出的内部电源电压VDDint的电压也变高。因此，根据流经伪MOS电容34的栅极泄露电流的值，可推测流经MOS电路组3内的栅极泄露电流值，当流经MOS电路组3内的栅极泄露电流值变大时，使待机时用电源降压电路2向内部电源线IPL输出的内部电源电压VDDint的电压变低，相反，当流经MOS电路组3内的栅极泄露电流值变小时，可使待机时用电源降压电路2向内部电源线IPL输出的内部电源电压VDDint的电压变高。或者说，推测流经MOS电路组3内的栅极泄露电流值，随着该推测出的栅极泄露电流值的增大，可使上述内部电源电压变低。

在该实施例中的半导体集成电路中，因为每单位栅极面积的栅极泄露电流为0.1nA，所以将作为内部电源电压VDDint的设定电压的基准电压VREFTBY控制在约0.8V。也就是说，在本实施例中，虽然运行时的内部电源电压VDDint为1.2V，但在待机时，因栅极泄露电流降低，应将其降至0.8V。

(第3实施例)

本发明的第3实施例中，通过将上述第2实施例中的待机时用VREF发生电路10A适用于运行时间VREF发生电路，根据伪MOS电容34的栅极泄露电流值来控制运行时的内部电源电压VPPint的电压。更详细地说明如下。

图8为本实施例的半导体集成电路的构成图。如图8所示，本实施例的半导体集成电路的构成，在从上述第一实施例的图1结构中省略待机时用电源降压电路2的同时，配备了运行时用及待机时用两者兼用的电源降压电路100。

而且，在电源降压电路100中，将图4中的待机时用VREF发生电路10A作为VREF发生电路110。该VREF发生电路110是根据伪MOS电容34的栅极泄露电流的值，替代标准电压VREFTBY输出标准电压VREF。也就是说，对应于因制造工艺引起的伪MOS电容34的栅极泄露电流的电流值的误差，标准电压VREF改变。

具体地说，当伪MOS电容34的栅极泄露电流的值大时，基准电压VREF变低，当伪MOS电容34的栅极泄露电流值低时，基准电压VREF变高。如图8所示，该基准电压VREF向运算放大器5的负输入端输入。

在运算放大器5的正输入端上，输入被第1电阻元件7和第2电阻元件8电阻分割内部电源电压VPPint后的电压Vr。因此，进行反馈控制，使电压Vr与基准电压VREF相等。

当基准电压VREF低时，运算放大器5的输出OUT的电压变高，从P型MOS晶体管6的源极流向漏极的电流变小。为此，电源降压电路100向内部电源线IPL输出的内部电源电压VDDint的电压变低。也就是说，供给MOS电路组3的内部电源电压VDDint的电压变低，可使流经MOS电路组3内的MOS晶体管的栅极泄露电流变小。

另一方面，当基准电压VREF高时，运算放大器5的输出OUT的电压变低，从P型MOS晶体管6的源极流向漏极的电流变大。为此，电源降压电路100向内部电源线IPL输出的内部电源电压VDDint的电压变高。象这样，因为虽然向MOS电路组3供给的内部电源电压VDDint的电压变高，但是，流经MOS电路组3内的MOS晶体管的栅极泄露电流没有期望的大，所以，在整个的半导体集成电路中的栅极泄露电流也没有期望的大。

这是因为，制造工艺导致栅极泄露电流值存在误差，但是在一个半导体集成电路中的MOS晶体管之间，栅极泄露电流值倾向于相互汇聚。为此，当伪MOS电容34的栅极泄露电流存在大的倾向时，认为MOS电路组3内的MOS晶体管也存在同样的倾向，为使栅极泄露电流变小，将向MOS电路组3供给的内部电源电压VDDint的电压变低。与此相应，当伪MOS电容34的栅极泄露电流存在小的倾向时，认为MOS电路组3内的MOS晶体管也存在同样的倾向，可将向MOS电路组3内供给的内部电源电压VDDint的电压变高。

这样，在本实施例中的半导体集成电路中，运行时的MOS电路组3内的栅极泄露电流值，将不受制造工艺误差的影响而保持一定。也就是说，可补偿构成半导体集成电路的每个半导体芯片的制造工艺误差，提供消耗电流小的LSI。

特别是，本实施例的半导体集成电路栅极泄露电流占运行时的整体消耗电流的比例高，适用于与运转速度相比较，更重视消耗电流大小的领域。发明的效果

本发明可提供一种半导体集成电路，其可补偿各芯片的工艺误差，并降低运行时或待机时的全部芯片的栅极泄露电流。

Claims (18)

1.一种半导体集成电路，其特征在于包括：

供给电源电压，根据表示是处于运行中还是处于待机状态的待机控制信号来进行控制的电源降压电路，当所述待机控制信号显示运行中时，向内部电源线输出比所述电源电压低的第1内部电源电压；当所述待机控制信号显示待机状态时，向所述内部电源线输出比第1内部电源电压低的第2内部电源电压，以及

MOS电路组，其包含从所述内部电源线供给所述第1或所述第2内部电源电压并运行的一个或多个MOS晶体管。

2.根据权利要求1所述的半导体集成电路，其特征在于，所述电源降压电路包括：

运行时电源降压回路，在运行时，产生所述的第1内部电源电压，向所述内部电源线输出，当处于待机状态时，不输出所述第1内部电源电压；以及

待机时用电源降压回路，当处于待机状态时，产生所述第2内部电源电压，向所述内部电源线输出。

3.根据权利要求2所述的半导体集成电路，其特征在于：事先将所述第2内部电源电压设定为固定值。

4.根据权利要求3所述的半导体集成电路，其特征在于：所述待机时用电源降压回路，在动作时也能产生所述第2内部电源电压并向所述内部电源线输出，并且所述运行时用电源降压电路的电流驱动力比所述待机时用电源降压电路的电流驱动力要高。

5.根据权利要求4所述的半导体集成电路，其特征在于，所述待机时用电源降压回路包括：

基准电压生成电路，其生成与所述第2内部电源电压相等的基准电压，和

控制电路，其进行反馈控制使上述内部电源线的电压与上述基准电压相等。

6.根据权利要求2所述的半导体集成电路，其特征在于：所述第2内部电源电压是未经事先设定的不固定值。

7.根据权利要求6所述的半导体集成电路，其特征在于：所述待机时用电源降压回路推断流向所述MOS回路组的栅极泄露电流的值，随着这种推断出的栅极泄露电流的值的增大，所述第2内部电源电压变低。

8.根据权利要求6所述的半导体集成电路，其特征在于：所述待机时用电源降压回路处于运行状态也能产生第2内部电源电压并向所述的内部电源线输出，而且所述运行时用电源降压电路的电流驱动力比所述待机时用电源降压电路的电流驱动力要高。

9.根据权利要求8所述的半导体集成电路，其特征在于：所述待机状态时用的电源降压电路推断流向所述MOS电路组的栅极泄露电流值，随着这种推断出的栅极泄露电流值的增大，所述第2内部电源电压变低。

10.根据权利要求9所述的半导体集成电路，其特征在于，所述待机时用电源降压电路包括：

基准电压生成电路，生成根据所述推断出的栅极泄露电流值而变化的基准电压，以及

控制电路，进行反馈控制，使得所述内部电源线的电压与所述基准电压相等。

11.根据权利要求10所述的半导体集成电路，其特征在于：所述基准电压生成电路，具有源极与漏极相互连接的伪MOS晶体管，根据从所述伪MOS晶体管的栅极流向所述源极和漏极的栅极泄露电流的量，使所述基准电压产生变化。

12.根据权利要求11所述的半导体集成电路，其特征在于，所述基准电压生成电路包括：

其一端连接所述伪MOS晶体管的所述栅极、所述一端与所述伪MOS晶体管之间的节点是输出所述基准电压的输出节点的第1电阻元件；

具有与所述第1电阻元件的另一端相接的一端的第2电阻元件；

具有与所述第2电阻元件的另一端连接的一端、和与所述伪MOS晶体管的所述源极和漏极连接的另一端的，所述一端与所述第2电阻元件的所述另一端之间的节点为输出比较电压的比较节点的第3电阻元件；以及

将所述的输出节点上的所述基准电压与所述比较节点上的所述比较电压进行比较，以使两者相等的方式，向所述的第1电阻元件的另一端及所述第2电阻元件的一端供给电压的比较供给回路。

13.根据权利要求12所述的半导体集成电路，其特征在于：所述的第1电阻元件的电阻值与所述的第2电阻元件的电阻值相等。

14.一种半导体集成电路，其特征在于包括：

提供电源电压，向内部电源线输出比所述电源电压低的内部电源电压的电压降压回路；以及

包含从所述内部电源线提供所述内部电源电压并运行的一个或多个MOS晶体管的MOS回路组；而且

所述电源降压回路推断流向上述MOS电路组的栅极泄露电流值，随着该推断出的栅极泄露电流值的增大，所述内部电源电压变低。

15.根据权利要求14所述的半导体集成电路，其特征在于，所述电源降压电路包括：

基准电压生成电路，其生成根据所述推断出的栅极泄露电流值而变化的基准电压；以及

控制电路，其进行反馈控制，使得所述内部电源线的电压与所述基准电压相等。

16.根据权利要求15所述的半导体集成电路，其特征在于：所述基准电压生成电路，具有源极与漏极相互连接的伪MOS晶体管，根据从所述伪MOS晶体管的栅极流向所述源极及漏极的栅极泄露电流值，使所述基准电压产生变化。

17.根据权利要求16所述的半导体集成电路，其特征在于，所述基准电压生成电路包括：

其一端连接所述伪MOS晶体管的所述栅极、所述一端与所述伪MOS晶体管之间的节点是输出所述基准电压的输出节点的第1电阻元件；

具有与上述第1电阻元件的另一端相接的一端的第2电阻元件，

具有与所述第2电阻元件的另一端连接的一端、和与所述伪MOS晶体管的所述源极和漏极连接的另一端，所述一端与所述第2电阻元件的所述另一端之间的节点为输出比较电压的比较节点的第3电阻元件；以及

将所述的输出节点上的所述基准电压与所述比较节点上的所述比较电压进行比较，以使两者相等的方式，向所述的第1电阻元件的另一端及所述第2电阻元件的一端供给电压的比较供给回路。

18.根据权利要求17所述的半导体集成电路，其特征在于：所述的第1电阻元件的电阻值与所述的第2电阻元件的电阻值相等。

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