CN1228854C - 只读存储器 - Google Patents
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- 230000015654 memory Effects 0.000 claims description 80
- 238000012423 maintenance Methods 0.000 claims description 17
- 239000011159 matrix material Substances 0.000 claims description 8
- 230000000052 comparative effect Effects 0.000 claims description 4
- 230000007257 malfunction Effects 0.000 abstract description 14
- 230000009471 action Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- 230000004043 responsiveness Effects 0.000 description 6
- 238000007599 discharging Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000005381 potential energy Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101710192523 30S ribosomal protein S9 Proteins 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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Abstract
一种只读存储器，在位线上，与读出的数据“0”对应，连接NchMOS晶体管。定电流输出电路以与NchMOS晶体管同样的负载晶体管的断开漏电流为基准电流，构成与各位线上连接的NchMOS晶体管的数量对应的磁镜比的电流镜电路。定电流输出电路的PchMOS晶体管与位线相连，提供与NchMOS晶体管的断开漏电流对应的电流。由此，不会导致访问时间的增大，准确地防止晶体管等的断开漏电流导致的错误动作。
Description
技术领域
本发明涉及一种位线预先充电方式的半导体只读存储器的技术。
背景技术
以往，作为只读存储器，通过与位线相连的晶体管的有无存储了数据，通过检测“所述位线”被预先充电后的所述位线的电位，读出存储的数据的位线预先充电方式的只读存储器。这种只读存储器具体而言具有例如图9所示的结构。
在同一图中，构成预先充电电路的预充电晶体管Tr810～Tr8n0通过预先充电信号800的控制，对位线B810～B8n0预先充电。
字线W801～W80m分别与构成晶体管列的NchMOS晶体管Tr811～Tr8nm的栅极相连。(更具体而言，例如字线W801与NchMOS晶体管Tr811～Tr8n1的栅极相连，字线W802与NchMOS晶体管Tr812～Tr8n2的栅极相连，字线W80m与NchMOS晶体管Tr81m～Tr8nm的栅极相连。)
所述的各NchMOS晶体管Tr811…的源极接地，而漏极按照记录的数据(“0”或“1”)，与对应的位线B810～B8n0连接或遮断。即在同一图的例子中，当记录的数据为“0”时，NchMOS晶体管Tr811…的漏极与位线B810…相连。因此，在读出时，如果NchMOS晶体管Tr811…变为导通，则连接了该NchMOS晶体管Tr811的漏极的位线B810…的电位变为L电平。
构成工作电路的PchMOS晶体管Tr911～Tr9n1的驱动能力被设置为在读出了数据“1”时(变为导通的NchMOS晶体管Tr812…的漏极与位线B810…不相连时)，使位线B810～B8n0的电位能保持在H电平的程度，并且比NchMOS晶体管Tr811…小的驱动能力。
另外，所述位线B810～B8n0分别与构成输出电路的倒相电路Inv811·Inv812～Inv8n1·Inv8n2相连。
在所述的只读存储器中，通过如下的动作读出数据。
(1)如图10所示，首先在读出动作前，预先充电信号800下降到L电平，各预充电晶体管Tr810…变为导通状态，各位线B810…被预先充电为H电平。
(2)然后，按照图中未显示的输入地址信号，选择字线W801…中的一根，变为H电平。
(3)这里，例如如果选择了字线W802，变为H电平，则与该字线W802相连的NchMOS晶体管Tr812～Tr8n2变为导通状态。
这时，例如因为变为导通的NchMOS晶体管Tr812的漏极与位线B810不相连，所以位线B810的电位在预先充电信号800变为H电平后也由于工作电路的PchMOS晶体管911而被保持为H电平，因此，通过倒相电路Inv811·Inv812输出了数据“1”。
另一方面，例如，同样变为导通状态的NchMOS晶体管Tr822的漏极与位线B820相连，并且如上所述，把工作电路的PchMOS晶体管Tr921的驱动能力设置为比所述NchMOS晶体管Tr822的驱动能力小，所以位线B810被放电，电位下拉到L电平，因此，通过倒相电路Inv821·Inv822输出数据“0”。
可是近年来，CMOS半导体集成电路工艺的微细化进展，随着栅极氧化膜厚度的薄膜化，电源电压的标定在不断发展。另外，为了避免伴随着电源电压的下降而产生的动作速度的下降，有把MOS晶体管的阈值电压设置得低的倾向。
可是，如果把阈值电压设置得低，则MOS晶体管的断开漏电流增大。因此，在位线上连接了很多晶体管的漏极节点的只读存储器中，位线的电位变动，容易产生错误动作。即，只读存储器时，例如很多时候连接在位线上的NchMOS晶体管的数量超过1000个，即使每个晶体管的漏电流小，但是其合计象以往那样，达到了无法忽略的水平，对电路动作造成影响，常会发生错误动作。。
更具体而言，例如当在位线B810上连接了漏极的NchMOS晶体管Tr811…的数量多时(即写入很多数据“0”时)，如上所述，当字线W802变为H电平时，即使NchMOS晶体管Tr812的漏极不与位线B810相连(即使写入数据“1”)，在位线B810上连接的漏极的NchMOS晶体管Tr811…Tr81m(Tr812以外)的断开漏电流的合计，如果变为比工作电路能提供的电流(驱动能力)大时，则如图10的虚线所示，位线B810的电位不被保持为H电平，而输出数据“0”。这样的现象在断开漏电流增大的高温时特别容易产生。
另一方面，为了防止所述的错误动作而提高工作电路的驱动能力时，则在应该输出数据“0”的位线B820中，NchMOS晶体管Tr822的放电动作由于工作电路而被妨碍，如同一图的单点划线所示，位线B820变为L电平之前的时滞变长，从而导致了读出时的访问时间的增大。
进而，位线B820的电位由于放电越下降，PchMOS晶体管Tr921(工作电路)的源极·漏极间电压就越升高，提供给位线B820的电流增大，所以位线B820的电位不被下拉到倒相电路Inv821的阈电平以下，产生错误动作的可能性升高了。
发明内容
鉴于所述问题，本发明的目的在于：在不增大访问时间的前提下，准确地防止晶体管的断开漏电流等导致的错误动作。
为了达成所述目的，本发明之1的只读存储器具有多条位线、多条字线以及多个开关元件，所述开关元件被构成为：其一端与固定电位连接，而另一端根据记录数据与位线成连接状态或者非连接状态，控制其导通和截止的端子与字线连接，在所述位线上预先保持电荷后，在被所述字线选择时成为导通状态，当所述开关元件与所述位线处于连接状态时让所述保持的电荷放电，而当所述开关元件与所述位线处于非连接状态时维持所述保持的电荷，其特征在于：
所述只读存储器具有当通过所述字线选择所述开关元件时，向所述位线提供电流的电流供给电路；
按照与所述位线相连的所述开关元件的数量设置所述电流供给电路的电流供给能力。
由此，未由字线选择的开关元件的断开漏电流，被与这类开关元件的数量对应的电流供给能力的电流供给电路充分而且不过度而合适地补偿。即当与位线相连的开关的数量多时，通过把向该位线供给电流的电流供给电路的电流供给能力设置得大，不但能防止位线的电位下降导致的错误动作，而且当与位线相连的开关的数量少时，通过把电流供给能力设置得小，能防止由字线选择而成为导通状态的开关元件的放电动作被妨碍而导致的错误动作和动作速度下降。
本发明之2是根据本发明之1所述的只读存储器，其特征在于：所述电流供给电路是定电流电路。
由此，当通过由字线选择而成为导通状态的开关元件的放电，使位线的电位被下拉时，供给的电流也不变，所以能准确地下拉位线电位。即例如当通过MOS晶体管向位线提供电流时，随着位线电位的下降，所述MOS晶体管的源极·漏极之间的电压如果升高，则供给电流增大，所以位线不被充分下拉，对于输出电路的开关电平(阈电平)的界限容易变小。对此，如上所述，通过使用定电流电路向位线提供电流，即使位线电位下降，供给电流也不增大，所以能快速并且充分地下拉位线电位，并且能增大输出电路的界限。
本发明之3是根据本发明之2所述的只读存储器，其特征在于：所述定电流电路具有：使用与所述开关元件同种的开关元件以产生所定的基准电流的基准电流发生电路；
把所述基准电流镜面环化，向所述位线供给电流的电流镜电路；
并按照在所述位线上连接的所述开关元件的数量，设置所述电流镜电路的磁镜比。
由此，因为电流镜电路能提供与基准电流成比例的一定电流，所以通过设置该磁镜比，能容易地向位线提供与位线上连接的开关元件的数量对应的一定的电流。另外，因为以与位线上连接的开关元件同种的开关元件产生的电流为基准向位线提供了电流，所以能容易、恰当地补偿位线上连接的开关元件的断开漏电流。即，通过使用电流镜电路，例如能使用与位线上连接的晶体管对应的特性(温度特性和电源电压特性)的断开晶体管，提供用于补偿断开漏电流的电流，所以与象以往那样提供晶体管的导通电流时相比，即使不进行困难的特性匹配，也能容易地提高电流补偿的精度。并且，对于电源电压和周围温度等的周围条件的变动，也能有效地取消断开漏电流。
本发明之4是根据本发明之1所述的只读存储器，其特征在于：进一步具有电流供给有无控制电路，其当所述位线的电位比所定的电位高时，让所述电流供给电路向所述位线提供电流，而当所述位线的电位比所定的电位低时，让所述电流供给电路停止向所述位线提供电流。
由此，当通过由字线选择而变为导通状态的开关元件的放电，位线的电位被下拉，并当变为比所定的电位低时，就停止了电流的供给，所以此后能更快速并且准确地使位线的电位下降，能提高放电动作时的界限。
本发明之5是根据本发明之1所述的只读存储器，其特征在于：把所述位线上连接的所述开关元件的数量分为多个等级，按照所述的等级，设置所述电流供给电路的所述电流供给能力。
由此，能减少电流供给能力不同的电流供给电路的种类，所以能容易地简化结构。
另外，本发明之6的只读存储器的特征在于：具有：按照所述位线上连接的所有所述开关元件在断开状态时的所述位线的电位，提高所述电流供给电路的所述电流供给能力的电流调整电路。
另外，本发明之7的只读存储器的特征在于：所述电流调整电路具有：把所述位线上连接的所有所述开关元件在断开状态时的所述位线的电位与所定的基准电位比较的比较电路；
保持所述电路的比较结果的保持电路；
按照所述保持电路的保持内容，向所述位线提供电流的调整电流供给电路。
另外，本发明之8的只读存储器的特征在于：具有：按照所述位线上连接的所有所述开关元件在断开状态时的所述位线的电位，提高所述电流供给电路的所述电流供给能力的电流调整电路。
另外，本发明之9的只读存储器的特征在于：所述电流调整电路具有：把所述位线上连接的所有所述开关元件在断开状态时的所述位线的电位与所定的基准电位比较的比较电路；
保持所述电路的比较结果的保持电路；
按照所述保持电路的保持内容，向所述位线提供电流的调整电流供给电路。
由此，通过监视开关元件为断开状态时的位线电位，即使开关元件的断开泄漏特性分散，断开漏电流变动，也能向位线提供与该变动的断开漏电流对应的电流，所以能把断开漏电流和供给电流的偏移抑制得很小，从而能更准确地补偿断开漏电流。
本发明之10的只读存储器具有多条位线、多条字线以及多个开关元件，所述开关元件被构成为：其一端与固定电位连接，而另一端根据记录数据与位线成连接状态或者非连接状态，控制其导通和截止的端子与字线连接，在所述位线上预先保持电荷后，在被所述字线选择时成为导通状态，当所述开关元件与所述位线处于连接状态时让所述保持的电荷放电，而当所述开关元件与所述位线处于非连接状态时维持所述保持的电荷，其特征在于：
所述只读存储器包括构成电流供给电路的多个电流供给部，该电流供给电路具有所定的电流供给能力，当由所述字线选择了所述开关元件时，向所述位线提供电流；同时
按照所述位线上连接的所述开关元件的数量，把一个以上的所述电流供给部连接到所述位线上。
由此，当制造只读存储器时，只要使各电流供给部和位线的连接的有无不同，就能以对应于不同的写入数据的电流供给能力向位线提供电流，并且，写入数据不同的只读存储器彼此间，在所述连接的有无以外是共通的，所以能使构成只读存储器的元件等的布局的自动化变得容易，并且由于制造过程的简化，能容易地制造。另外，晶体管形成后的触点形成过程中，与ROM数据一起能进行电流供给能力的设置，从而能缩短从ROM数据确定的时刻到整个制造过程结束的订货至交货的时间。
本发明之14的只读存储器具有多条位线、多条字线以及多个开关元件，所述开关元件被构成为：其一端与固定电位连接，另一端设置成可以根据记录数据与位线成断开或者连接，控制其导通和截止的端子与字线连接，在所述位线上预先保持电荷后，在被所述字线选择时成为导通状态，当所述开关元件与所述位线处于连接状态时让所述保持的电荷放电，而当所述开关元件与所述位线处于非连接状态时维持所述保持的电荷，其特征在于：
构成电流供给电路的多个电流供给部被设置为能与所述位线断开、连接，该电流供给电路在由所述字线选择所述开关元件时，向所述位线提供电流。
由此，在能设置(写入)在制造后进行读出的数据的只读存储器中，当写入数据时，能设置位线上连接的电流供给部的数量，所以如上所述，能恰当地补偿断开漏电流，从而防止错误动作和动作速度的下降。
附图说明
图1是表示实施例1的只读存储器的主要部分的结构的电路图。
图2是表示实施例1的只读存储器的各部的信号电平的说明图。
图3是表示实施例2的只读存储器的主要部分的结构的电路图。
图4是表示实施例3的只读存储器的主要部分的结构的电路图。
图5是表示实施例3的只读存储器的各部的信号电平的说明图。
图6是模式地表示实施例4的只读存储器的主要部分即电路块的各单元的配置的俯视图。
图7是表示实施例的变形例的只读存储器的主要部分的结构的电路图。
图8是表示实施例的其它变形例的只读存储器的主要部分的结构的电路图。
图9是表示以往的只读存储器的主要部分的结构的电路图。
图10是表示以往的只读存储器的各部的信号电平的说明图。
具体实施方式
下面，参照附图，就本发明的实施例加以说明。
实施例1
图1是表示实施例1的只读存储器的主要部分的结构的电路图。
在该图1中，构成预先充电电路的预充电晶体管Tr110～Tr1n0通过预先充电信号100的控制，对位线B110～B1n0预先充电。
字线W101～W10m分别与构成晶体管列的NchMOS晶体管Tr111～Tr1nm的栅极相连。(更具体而言，例如字线W101与NchMOS晶体管Tr111～Tr1n1的栅极相连，字线W102与NchMOS晶体管Tr112～Tr1n2的栅极相连，字线W10m与NchMOS晶体管Tr11m～Tr1nm的栅极相连。)
所述的各NchMOS晶体管Tr111…的源极接地，而漏极按照记录的数据(“0”或“1”)，与对应的位线B110～B1n0连接或遮断。即在同一图的例子中，当记录的数据为“0”时，NchMOS晶体管Tr111…的漏极与位线B110…相连。因此，在读出时，如果NchMOS晶体管Tr111…变为导通，则连接了该NchMOS晶体管Tr111的漏极的位线B110…的电位变为L电平。
所述位线B110～B1n0分别与构成输出电路的倒相电路Inv111·Inv112～Inv1n1·Inv1n2相连。
另外，与各位线B110～B1n0相连的工作电路210～2n0(电流补偿电路)分别具有一个以上的PchMOS晶体管Tr211…。所述各PchMOS晶体管Tr211…的漏极与各位线B110…相连，栅极与各倒相电路Inv111…的输出相连。这些工作电路210～2n0，当位线B110的电位为H电平(倒相电路Inv111…的输出为L电平)时，各PchMOS晶体管Tr211…变为导通状态，以保持各位线B110…的H电平(预先充电电平)状态(作为电位稳定化电路起作用)。
所述工作电路210～2n0具有分别与各位线B110～B1n0上连接的NchMOS晶体管Tr111…的数量对应的驱动能力(电流供给能力)。更具体而言，例如工作电路210的驱动能力设置如下。即工作电路210当位线B110上连接的所有NchMOS晶体管Tr111…Tr11m变为断开状态，位线B110的电位比倒相电路Inv111的输入阈电平高时，能供给与所述各NchMOS晶体管Tr111…11m的断开漏电流的合计同等的电流。并且，是比变为导通状态时的一个NchMOS晶体管Tr111…11m还小的驱动能力(只能提供比NchMOS晶体管Tr111…的导通电流还小的电流)。并且，所述驱动能力不一定是提供与所述断开漏电流的合计正好同等的电流。即如果在同等以下(不满)，只要是在所有的NchMOS晶体管Tr111…为断开状态时，能把位线B110的电位维持在H电平的程度以上就可以，另外，如果在同等以上(超过也可)，只要是当任意的NchMOS晶体管Tr111…导通状态时，能把位线B110的电位充分地下拉到L电平的程度就可以。
例如根据构成工作电路210…的PchMOS晶体管Tr211…的数量和晶体管尺寸设置为所述的驱动能力。具体而言，使与各位线B110…上连接了漏极的NchMOS晶体管Tr111…的数量对应(正确地说，是与把所述晶体管的数量分成四个等级(组)的各等级对应)，在各工作电路210…上设置以下数量的PchMOS晶体管Tr211。
(a)当NchMOS晶体管为m×1/4个以下时
PchMOS晶体管为一个(例如工作电路210)
(b)当NchMOS晶体管为m×1/4～m×2/4个时
PchMOS晶体管为两个(例如工作电路2n0)
(c)当NchMOS晶体管为m×2/4+1～m×3/4个时
PchMOS晶体管为三个
(d)当NchMOS晶体管为m×3/4+1个以上时
PchMOS晶体管为四个(例如工作电路220)
另外，各PchMOS晶体管Tr211…的晶体管尺寸彼此相等，一个所能供给的电流被设置为与m/4个NchMOS晶体管Tr111…的断开漏电流的合计同等，并且比一个NchMOS晶体管Tr111…的导通电流小。
还有，驱动能力的设置可以通过组合多个(只是数量更多)比所述还小的尺寸的晶体管而进行，也可以通过尺寸大的一个晶体管得到与所述2～4个时相同的驱动能力。
所述只读存储器的动作如下。
(1)如图2所示，首先在读出动作前，预先充电信号100下降到L电平，各预充电晶体管Tr110…变为导通状态，各位线B110…被预先充电为H电平。
(2)然后，按照图中未显示的输入地址信号，选择字线W101…中的一根，变为H电平。
(3)这里，例如如果选择字线W102变为H电平，则与该字线W102相连的NchMOS晶体管Tr112～Tr1n2变为导通状态。
这时，例如NchMOS晶体管Tr112变为导通状态，但是因为它的漏极未与位线B110相连，所以通过该NchMOS晶体管Tr112，各位线B110不会放电。另外，如上所述，这些晶体管的漏极连接在位线B110上(断开状态)的NchMOS晶体管Tr111…的数量为m/4以下(所述的(a))，这些晶体管的断开漏电流的合计最大也就是和PchMOS晶体管Tr211能提供的电流同等。
因此，PchMOS晶体管Tr211能向位线B110充分地提供与放电电流平衡的充电电流(能充分补偿断开漏电流)。因此，位线B110的电位在预先充电信号100变为H电平后也能准确地保持为H电平即倒相电路Inv111的阈电平还高的电平，结果，通过倒相电路Inv111·Inv112(或者只从倒相电路Inv112)能准确地输出数据“1”。
而例如当变为导通状态NchMOS晶体管Tr122的漏极与位线B120相连。另外，在该位线B120上连接了m×3/4+1个以上的(断开状态)NchMOS晶体管Tr12m…(所述(d))。而且，所述导通状态的NchMOS晶体管Tr122的导通电流和所述断开状态的m×3/4+1个以上的NchMOS晶体管Tr12m…的断开漏电流的合计比四个PchMOS晶体管Tr221～224能提供的电流还大。这是因为断开状态的m×3/4+1个的NchMOS晶体管Tr12m…的断开漏电流与三个PchMOS晶体管Tr221…能提供的电流同等，并且，导通状态的一个NchMOS晶体管Tr122的导通电流比一个PchMOS晶体管Tr221…能提供的电流还大。因此，位线B120在预先充电信号100变为H电平后，迅速被放电，其电位被下拉到低电平。然后，如果位线B120的电位变得比倒相电路Inv121的阈电平还低，则倒相电路Inv121的输出转变为H电平，倒相电路Inv122的输出变为L电平(反向)。即通过倒相电路Inv121·122(或只从倒相电路Inv122)输出了数据“0”。这里，如上苏艘，如果倒相电路Inv122的输出变为L电平，PchMOS晶体管Tr221～224变为断开状态，所以位线B120的电位更快地下降。
(4)另外，与所述(1)、(2)同样，例如如果选择字线W101，变为H电平，则字线W101上连接的NchMOS晶体管Tr111～1n1变为导通状态。这时与所述同样，如图2所示，例如位线B110·120的电位准确地变为L、H电平，从倒相电路Inv112·Inv122输出了与它们对应的数据“0”、“1”。
如上所述，通过按照位线B110…上连接的NchMOS晶体管Tr…的数量即断开漏电流的大小，设置构成工作电路210…的PchMOS晶体管Tr211…的数量和晶体管尺寸即工作电路210…的驱动能力，能使L电平的数据(“0”)的读出速度不下降，并且，能防止断开漏电流导致的错误动作。因此，能降低工作电源电压，并且降低晶体管的阈值电压，能谋求电路动作的高速化和低耗电化。
(实施例2)
作为实施例2，说明采用了由定电流电路向位线提供一定的电流的结构的只读存储器的例子。并且，在以下的实施例中，对于与所述的实施例1等具有同样的功能的构成要素采用了相同的符号，并省略说明。
图3是表示实施例2的只读存储器的主要部分的结构的电路图。在该只读存储器中，除了所述实施例1的结构，还设置定电流供给控制电路310～3n0和定电流控制电路400。另外，代替工作电路210…设置定电流输出电路210’～2n0’。该定电流输出电路210′…由与工作电路210…相同的PchMOS晶体管Tr211…构成，但是，各PchMOS晶体管Tr211…的栅极不是与倒相电路Inv111…的输出，而是通过定电流供给控制电路310…与定电流控制电路400相连，定电流电路由所述定电流输出电路210′…和定电流控制电路400构成。
所述各定电流供给控制电路310～3n0具有传输门311～3n1、倒相电路Inv312～3n2、定电流截止晶体管Tr313～3n3，把各定电流输出电路210′…控制在电流供给状态或停止状态。更具体而言，所述传输门311…设置在定电流输出电路210′…的PchMOS晶体管Tr211…的栅极和定电流控制电路400之间，按照倒相电路Inv111…和倒相电路Inv312…的输出，当位线B110…的电位为H电平时，使定电流输出电路210′和定电流控制电路400之间导通，而L电平时截止。另外，定电流截止晶体管Tr313当位线B110…的电位为L电平时，在PchMOS晶体管Tr211的栅极上外加电源电压，停止基于定电流输出电路210′的向位线B110…的电流供给。
另外，定电流控制电路400由具有定电流控制晶体管Tr410和m/4个负载晶体管Tr421～42k(k＝m/4)的负载电路420构成。更具体而言，所述各负载晶体管Tr421～42k是具有与所述NchMOS晶体管Tr111…相同的结构、特性的NchMOS晶体管，栅极和源极都接地(构成了断开晶体管)，从定电流控制晶体管Tr410的漏极引入了一定的电流(从漏极流入的电流变为一定的)。定电流控制晶体管Tr410可以是漏极连接在栅极上(“栅极与漏极相连”)(因为是“使控制端子即栅极的电位与漏极的电位相同”的机构，所以本文的表现方式更好)的PchMOS晶体管，如上所述，所述栅极节点通过定电流供给控制电路310～3n0与各定电流输出电路210′…的PchMOS晶体管Tr211…的栅极相连，构成了各PchMOS晶体管Tr211…的漏极电流与引入到所述负载晶体管Tr421～42k的漏极电流相等的电流镜电路。另外，定电流控制晶体管Tr410的晶体管尺寸等设置为使PchMOS晶体管Tr211…的栅极电压变为比电源电压还低一些的中间电压。另外，所述负载晶体管Tr421～42k和NchMOS晶体管Tr111…除了具有完全相同的结构和形态，例如即使元件的尺寸不同，但是只要是各特性(例如断开漏电流特性)具有比例关系等，大致具有一定关系的特性的元件就可以，最好是用同一制造过程，在同一芯片上形成的元件。
采用如上述的结构的只读存储器中，读出存储的数据的动作自身与所述实施例1相同，但是当NchMOS晶体管Tr111变为导通状态，位线B110…的电位下降时，即使PchMOS晶体管Tr211…的源极·漏极间电压升高，提供给位线B110…的电流是与流入负载电路420的电流相等的定电流，不会增大。因此，能把位线B110…的电位快速并且准确地下拉到倒相电路Inv111…的阈电平以下，并且，在这方面，可以认为所述定电流电路是具有限制器的电流供给电路。
另外，如上所述，通过由与NchMOS晶体管Tr111…相同的结构和特性的负载晶体管Tr421…得到成为定电流电路的基准的电流，能容易地使断开漏电流和定电流输出电路210′…提供的电流进入能允许的晶体管的偏差的范围内，对于电源电压和周围温度等周围条件的变动，也能提高电流补偿的精度，所以使把位线B110…保持在H电平的动作和把位线B110…放电的动作都具有大的动作界限，能进一步容易地抑制错误动作和提高动作速度。
(实施例3)
作为实施例3，说明了具有即使在断开漏电流中有偏移时，也能按照该偏移自动地进行定电流的调整，进行更适当的电流供给的结构的只读存储器的例子。
图4是表示实施例3的只读存储器的主要部分的结构的电路图。在该只读存储器中，与所述的实施例2的结构相比，代替定电流供给控制电路310…设置定电流供给控制电路310′…，并且，设置比较电路Cp110～Cp1n0、边沿触发器的双稳态多谐振荡器电路FF110～FF1n0、电流调整晶体管Tr510～5n0。
所述定电流控制电路400与实施例2相同，但是，直接与PchMOS晶体管Tr211…的栅极相连，向位线B…提供电流。
另外，定电流供给控制电路310′…被设置为控制电流调整晶体管Tr510…(的栅极电压)，而不是PchMOS晶体管Tr211，虽然是与实施例2的定电流供给控制电路310…几乎同样，但是输入的控制信号的电平相反。即双稳态多谐振荡器电路FF110…的输出(Q)为H电平时，传输门311…变为导通状态，使电流调整晶体管Tr510…向位线B110…供给电流，当L电平时，传输门311变为截止状态定电流遮断晶体管Tr313…在电流调整晶体管Tr510…的栅极上外加电源电压，使电流调整晶体管Tr510停止向位线B110…提供电流。
被所述定电流供给控制电路310′…控制的电流调整晶体管Tr510…形成为晶体管尺寸例如为PchMOS晶体管Tr211…的一半。
比较电路Cp110…，把各位线B110…的电位与所定的基准电位信号102，更具体而言，与倒相电路Inv111…的阈电平和电源电压之间的所定的电位比较，当位线B110…的电位高时，输出L电平，低时，输出H电平的信号。
双稳态多谐振荡器电路FF110…在触发器信号101的上升边保持所述比较电路Cp110…的输出。
在采用所述的结构的只读存储器中，首先，在读出动作之前，如下所述，按照断开漏电流的大小，设置是否使电流调整晶体管Tr510…工作。
(1)首先，如图5所示，预先充电信号100变为L电平，并且所有的字线W101…变为L电平，各位线B110…被上拉到H电平(预先充电)。这时，从比较电路Cp110…输出了L电平的信号。
(2)在位线被充分上拉到H电平的定时，触发器信号101的H电平脉冲被输入到双稳态多谐振荡器电路FF110…中，从所述双稳态多谐振荡器电路FF110…输出的L电平的信号被保持，并且，输出到定电流供给控制电路310′中。这里，定电流遮断晶体管Tr313…变为导通状态，电流调整晶体管Tr510…在栅极上被外加了电源电压，变为断开状态(不向位线B110…提供电流的状态)。
(3)如果预先充电期间结束，预先充电信号100变为H电平，则位线B110…的电位渐渐下降，直到各定电流输出电路210′…提供的电流(供给能力)和NchMOS晶体管Tr111…中各位线B110…上连接的晶体管的断开漏电流的合计平衡为止。
这时，当NchMOS晶体管Tr111…的断开漏电流比所定的大小小时，位线B110…的电位变得比基准电位信号102高，来自比较电路Cp110…的输出维持在L电平。而当NchMOS晶体管Tr111…的断开漏电流比所定的大小大时，位线B110…的电位变得比基准电位信号102还低，从比较电路Cp110…输出H电平的信号。
(4)从定电流输出电路210′…的电流和断开漏电流达到平衡的定时，如果在各双稳态多谐振荡器电路FF110…中再度输入了触发器信号101的H电平的脉冲，则按照所述的各断开漏电流的大小从比较电路Cp110…输出的电平的信号被双稳态多谐振荡器电路FF110…保持。这里，根据所述保持的信号的电平，通过定电流供给控制电路310′控制电流调整晶体管Tr510…的动作。即当断开漏电流大时，通过由PchMOS晶体管Tr211…和电流调整晶体管Tr510…向位线B110…提供电流，把NchMOS晶体管Tr111…为断开状态时位线B110…的电位保持在比倒相电路Inv111…的阈电平还高(例如图5的位线B120)。而当断开漏电流小时，电流调整晶体管Tr510…变为截止状态，只通过PchMOS晶体管Tr211…提供电流，就能抑制对位线B110…的过度的电流供给，所以当NchMOS晶体管Tr111…为导通状态时，位线B110…的电位能准确并且快速地变为比倒相电路Inv111…的阈电平还低(例如图5的位线B110)。
(5)如上所述，一旦在双稳态多谐振荡器电路FF110…对应的电平的信号后，与所述实施例1、2同样，按照基于地址信号的字线W101…的选择，通过位线B110…读出存储的数据。
如上所述，在读出动作的开始前，通过监视位线B110…的电位水平，按照断开漏电流的大小设置供给电流的大小，能防止断开漏电流的变动导致的错误动作。即，即使各位线B110…上连接的NchMOS晶体管Tr111…的数量相同，但是由于晶体管的特性的偏移等，各位线B110…上连接的断开漏电流的合计不同，位线B110…的电位应该有变动，但是，即使在这时，因为根据实际的位线B110…的电位变动进行了供给电流的修正读出数据“0”、“1”的任意一个时的动作界限。
(实施例4)
下面，就用于实现所述只读存储器的电路的布局手法的例子加以说明。
具体而言，所述只读存储器例如是通过使用了基于(使用了)掩模图形的光刻等的薄片加工制造的。所述掩模图形的制造等是根据表示构成专用存储器的各元件和布线等的布局数据进行的，所述的布局数据用布局装置通过指定可比较的例如位数和字数、写入的数据，自动地生成。在所述的布局装置，通过基于晶体管等的元件和其组合的逻辑电路、绝缘层，把连接各元件和布线的接触孔等作为单元(薄片单元)处理，通过在装置上配置(布局)这些单元，生成了所述的布局数据。
图6是模式地表示只读存储器的主要部分即电路块的各单元的配置(位单元阵列)，根据需要，把多个同样的电路块和地址解码电路、控制电路(另外，在所述的实施例1等的例子中，倒相电路Inv111等)等的电路组合，制造具有与单元的配置对应的(所述晶体管等元件和…的配置)只读存储器。
在同一图中，NchMOS晶体管单元611…表示与所述NchMOS晶体管Tr111…对应的单元，PchMOS晶体管单元711…表示与1构成工作电路210…或定电流输出电路210′…的PchMOS晶体管Tr211…对应的单元。位线B110…和字线W101…配置为各自彼此平行，与两者重叠的位置对应，把所述NchMOS晶体管单元611…配置为阵列状。更具体而言，在同一图的左右方向配列的各NchMOS晶体管单元611…配置为栅极部连接在公共的字线W101…上，并且，在上下方向排列的NchMOS晶体管单元611…配置为漏极部与公共的位线B110…重叠
(例如，位线B110…位于漏极部上)。另外，所述漏极部与位线B110…的重叠位置上与写入数据(位数据)，在同一图中，表示为黑四方形，配置与接触孔对应的接触单元。
虽然，关于以上的布局，与以往的只读存储器的布局相同，但是在本实施例的只读存储器中，沿着所述的各位线B110…配置各四个PchMOS晶体管单元711…，使其漏极部与各位线B110…重叠。在所述各漏极部和位线B110…的重叠的位置上，用和按照各位线B110…对应的所述接触单元的数量即如实施例1的(a)～(d)中所述的各位线B110…上连接的NchMOS晶体管Tr111…的数量设置的PchMOS晶体管Tr211…相同的数量，配置在同一图中用●表示的接触单元。
所述的布局例如按如下的步骤进行。首先，与以往的只读存储器同样，按所述那样配置字线W101…、NchMOS晶体管单元611…、位线B110…、与写入数据的“1”对应的接触单元。配置成为最大必要的数量的PchMOS晶体管单元711…。接着，计算在所述各位线B110…上，与NchMOS晶体管单元611…对应的接触单元的数量，按照该数量决定与PchMOS晶体管单元711…对应的接触单元的数量。并且，代替所述接触单元的数量的计算，也可以计算写入数据的“0”的数量。然后，按所述那样配置与所述决定的数量对应的接触单元。
通过用这样的步骤等进行布局，与只设置写入数据时的自动布局同样，对于任意的写入数据，能容易地实现具有所定的驱动能力的工作电路等的布局的自动化。
另外，如上所述，在各位线上配置最大数量的PchMOS晶体管单元711…，通过根据接触单元的配置的有无，设置对位线的驱动能力，按照数据不同的只是接触单元，其它的部分相同，所以能提高布局处理、掩模图形、制造工艺等的共同化程度，从而能容易地制造只读存储器。进而，形成接触单元为止的工序也可以在写入数据决定之前实行，所以决定写入数据后，通过实行如上述地配置的接触单元形成以后的工序，可以容易地缩短制品完成所需要的时间。
并且，在所述的例子中，虽然表示了在制造阶段写入数据的只读存储器的例子，但是并不局限于此，NchMOS晶体管Tr111…以及PchMOS晶体管Tr211…设置为与位线B110…至少断开、连接(能断开、或能连接)一次，构成所谓的可编程只读存储器，通过所述NchMOS晶体管Tr111…和位线B110…的断开、连接，设置数据的写入，并且，通过把与该写入数据对应的数量的PchMOS晶体管Tr211…与各位线B110…断开、连接，能设置向各位线B110…的驱动能力。这时，当通过用专用的写入装置进行所述断开、连接时，对于该写入装置，可以与写入数据一起，提供表示与各位线B110…断开、连接的PchMOS晶体管Tr211…的信息，而在写入装置一侧，如果根据写入数据生成了关于所述断开、连接的信息，则与通常的可编程只读存储器同样，对于写入装置只提供写入数据，不会发生断开漏电流引起的错误动作，就能读出写入的数据。
并且，也可以组合在所述的各实施例中说明的结构。
具体而言，例如在实施例3中，表示采用定电流输出电路210′…等总是向位线B110…提供电流的结构的例子，但是，与实施例1、2同样，也可以按照倒相电路Inv111…的输出等，当位线B110…的电位变为比所定的电位还低时，停止电流的供给。
另外，反之，对于实施例1、2，也可以与实施例3的定电流输出电路210′…同样，总是提供电流。即在这时，如上所述，也能得到按照位线B110…上连接的NchMOS晶体管Tr111…的数量设置了驱动能力时的效果。
另外，如实施例3那样，通过电流调整晶体管Tr510…调整供给电流的结构也能适用于实施例1。
另外，在所述各实施例中，表示把各位线B110…上连接的NchMOS晶体管Tr111…的数量分为四个等级，设置与各等级对应的数量的PchMOS晶体管Tr211…的例子，但是并不局限于此，可以按照存储器的容量等分为三个等级、两个等级，或更多的等级，关于每一个的驱动能力，把一个NchMOS晶体管Tr111的断开漏电流所对应的PchMOS晶体管Tr211等设置为与位线B110…上连接的NchMOS晶体管Tr111…相同的数，使NchMOS晶体管Tr111…的连接数和驱动能力为1对1的比例关系，就能正确地补偿断开漏电流。(实际上，只需要与存储容量(位数)相同数的PchMOS晶体管Tr211…，所以不太现实)。另外，并不局限于各PchMOS晶体管Tr211…的驱动能力彼此相等，例如也可以使每个为2的乘方倍，通过它的组合，能设置极细致地设置合计的驱动能力。
另外，在所述实施例3中，表示各位线B110…设置一个电流调整晶体管Tr510…的例子，但是，例如设置与定电流输出电路210′的PchMOS晶体管Tr211…相同的数量，或设置为与该数量对应的晶体管的尺寸的晶体管。另外，也可以设置多组比较电路Cp110…等，按照多种的基准电位信号102多阶段地调整供给电流。也可以代替对电流调整晶体管Tr510…的控制，而个别控制PchMOS晶体管Tr211…。即不预先设置位线B110…上连接的PchMOS晶体管Tr211…的数量，而是根据所述的使用时的断开漏电流的检测，决定成为有效的PchMOS晶体管Tr211…的数量。(这时，所述调整后的状态实质上与实施例1等同样，与设置为与位线B110…上连接的NchMOS晶体管Tr111的数量对应的数量的PchMOS晶体管Tr211…是相同的)。
另外，在所述的实施例3中，代替对电流调整晶体管Tr510的导通/断开控制，也可以微调从定电流控制电路400外加到各PchMOS晶体管Tr211…的栅极的电压。
另外，可以代替象所述的实施例3那样的使用比较器和双稳态多谐振荡器，控制电流调整晶体管Tr510的导通/断开，而是使用采用保持电路，检测、保持断开漏电流的大小，根据它，无阶段地控制基于电流调整晶体管Tr510…或PchMOS晶体管Tr211…的供给电流。
另外，如所述的各实施例中所说明的那样，各倒相电路Inv112～Inv1n2的输出都不同时输出，例如如图7所示，把多个(在图7的例子中为两个)分为组，通过由位线选择信号BS101·BS102控制的位线选择晶体管Tr610…，有选择地向输出位线B210…输出各组中的任意。由此，实质上能构成地址宽度长的只读存储器。这里，所述位线选择晶体管Tr610…也可以设置在倒相电路Inv111…的输入一侧，直接选择了位线B110…。另外，这时，工作电路210…也可以不与各位线B110…直接相连，而是连接在位线选择晶体管Tr610…的输出一侧。这时，有必要按照选择的位线B110…上连接的NchMOS晶体管Tr111…的数量，连接具有对应的数量的PchMOS晶体管Tr211…的工作电路210。作为具体的一个例子，对于各输出位线B210…，设置具有分别与各位线B110…对应的数量的PchMOS晶体管Tr211，并且有选择地连接在位线选择晶体管Tr610…的输出一侧的多个工作电路。这时，当同组内的各位线B110…上连接的NchMOS晶体管Tr111…的数量相同时，能谋求工作电路210的公共化。另外，作为另外一个例子，例如如图8所示，对于位线B110、B120，设置四个PchMOS晶体管Tr211～Tr214，在它们的栅极上连接倒相电路Inv111或OR电路OR101的输出端子。即在同一图的例子中，PchMOS晶体管Tr211当位线B110、B120中被选择的一个为H电平时(倒相电路Inv111的输出为L电平)总是变为导通状态。另外，PchMOS晶体管Tr212～Tr214只有在选择位线B120(位线选择信号BS101为L电平，位线选择信号BS102为H电平)，并且位线B120为H电平时(倒相电路Inv111的输出为H电平)时，才变为导通状态。因此，通过设置在各PchMOS晶体管Tr212～Tr214的栅极上连接倒相电路Inv111或OR电路OR101的哪一个，与所述例子同样，能得到与把选择的位线B110、B120所对应的数量的PchMOS晶体管Tr211…连接在位线选择晶体管Tr610…的输出一侧时相同的作用。另外，在各PchMOS晶体管Tr211的栅极上分别设置3输入的OR电路，在各OR电路的一个输入端子上连接倒相电路Inv111的输出端子，在另一个输入端子上连接位线选择信号BS101，在剩下的一个输入端子上连接位线选择信号BS10或低电压源VSS，也能取得同样的作用。另外，所述的结构也可以适用图3和图4或它们的组合结构中。
如上所述，根据本发明，因为向位线提供与位线上连接的开关元件的数量对应的电流，补偿断开漏电流，所以能容易地防止断开漏电流导致的错误动作和电路特性的恶化。因此，能降低构成只读存储器的开关元件等的阈值电压，能谋求高速化和低电压动作导致的低耗电化。
另外，通过使用定电流电路向位线提供电流，即使位线电位下降，供给电流也不增大，所以，能充分地并且快速地下拉位线电位，能提高动作速度，并且能提高输出电路的界限。
另外，作为定电流电路，使用了电流镜电路，把使用与位线上连接的开关元件同种的开关元件而产生的电流为基准，向位线提供电流，能进行更高精度的断开漏电流的补偿，能确保电路的动作界限。
另外，通过按照位线电位，控制定电流电路的工作或不工作等，控制对位线的电流的供给，当位线放电时，能更充分地并且快速地下拉位线电位，能提高放电动作的稳定性。
另外，通过把位线上连接的开关元件的数量分为多个等级，按照该等级，设置电流供给电路的电流供给能力，能减少电流供给能力不同的电流供给电路的种类，能容易地简化结构。
另外，通过监视基于开关元件为断开状态时的断开漏电流的影响的位线的电位，调整向位线供给的电流，即使当开关元件的断开漏电流有偏移时，也能向位线供给与该断开漏电流对应的电流，从而能以更高精度补偿断开漏电流，能确保读出动作的界限。
另外，通过设置构成电流供给电路的多个电流供给部，根据各电流供给部和位线的连接的有无而使电流供给能力不同，能容易地实现构成只读存储器的元件等的布局的自动化，并且，通过制造过程的简化，能容易地制造。
另外，通过设置能与位线断开、连接的构成电流供给电路的多个电流供给部，即使在制造后能进行读出的数据的设置(写入)的只读存储器中，如上所述，也能恰当地补偿断开漏电流，能防止错误动作和动作速度的下降。
Claims (16)
1.一种只读存储器，具有多条位线、多条字线以及多个开关元件，所述开关元件被构成为：其一端与固定电位连接，而另一端根据记录数据与位线成连接状态或者非连接状态，控制其导通和截止的端子与字线连接，在所述位线上预先保持电荷后，在被所述字线选择时成为导通状态，当所述开关元件与所述位线处于连接状态时让所述保持的电荷放电，而当所述开关元件与所述位线处于非连接状态时维持所述保持的电荷，其特征在于：
所述只读存储器具有当通过所述字线选择所述开关元件时，向所述位线提供电流的电流供给电路；
并按照与所述位线相连的所述开关元件的数量设置所述电流供给电路的电流供给能力。
2.根据权利要求1所述的只读存储器，其特征在于：所述电流供给电路是定电流电路。
3.根据权利要求2所述的只读存储器，其特征在于：所述定电流电路具有：使用与所述开关元件同种的开关元件产生所定的基准电流的基准电流发生电路；
把所述基准电流镜面环化，向所述位线供给电流的电流镜电路；
按照在所述位线上连接的所述开关元件的数量，设置了所述电流镜电路的磁镜比。
4.根据权利要求1所述的只读存储器，其特征在于：进一步具有电流供给有无控制电路，其当所述位线的电位比所定的电位高时，让所述电流供给电路向所述位线提供电流，而当所述位线的电位比所定的电位低时，让所述电流供给电路停止向所述位线提供电流。
5.根据权利要求1所述的只读存储器，其特征在于：把所述位线上连接的所述开关元件的数量分为多个等级，按照所述的等级，设置所述电流供给电路的所述电流供给能力。
6.根据权利要求1所述的只读存储器，其特征在于：具有按照所述位线上连接的所有所述开关元件在断开状态时的所述位线的电位，调整所述电流供给电路的所述电流供给能力的电流调整电路。
7.根据权利要求6所述的只读存储器，其特征在于：所述电流调整电路具有把所述位线上连接的所有所述开关元件在断开状态时的所述位线的电位与所定的基准电位比较的比较电路；
保持所述电路的比较结果的保持电路；
按照所述保持电路的保持内容，向所述位线提供电流的调整电流供给电路。
8.根据权利要求3所述的只读存储器，其特征在于：具有按照所述位线上连接的所有所述开关元件在断开状态时的所述位线的电位，调整所述电流供给电路的所述电流供给能力的电流调整电路。
9.根据权利要求8所述的只读存储器，其特征在于：所述电流调整电路具有把所述位线上连接的所有所述开关元件在断开状态时的所述位线的电位与所定的基准电位比较的比较电路；
保持所述电路的比较结果的保持电路；
按照所述保持电路的保持内容，向所述位线提供电流的调整电流供给电路。
10.一种只读存储器，具有多条位线、多条字线以及多个开关元件，所述开关元件被构成为：其一端与固定电位连接，而另一端根据记录数据与位线成连接状态或者非连接状态，控制其导通和截止的端子与字线连接，在所述位线上预先保持电荷后，在被所述字线选择时成为导通状态，当所述开关元件与所述位线处于连接状态时让所述保持的电荷放电，而当所述开关元件与所述位线处于非连接状态时维持所述保持的电荷，其特征在于：
所述只读存储器包括构成电流供给电路的多个电流供给部，该电流供给电路具有所定的电流供给能力，当由所述字线选择了所述开关元件时，向所述位线提供电流；
并按照所述位线上连接的所述开关元件的数量，把一个以上的所述电流供给部连接到所述位线上。
11.根据权利要求10所述的只读存储器，其特征在于：所述电流供给电路是定电流电路。
12.根据权利要求11所述的只读存储器，其特征在于：所述定电流电路具有使用与所述开关元件同种的开关元件产生所定的基准电流的基准电流发生电路；
把所述基准电流密环化，向所述位线供给电流的电流镜电路；
并按照在所述位线上连接的所述开关元件的数量，设置所述电流镜电路的磁镜比。
13.根据权利要求10所述的只读存储器，其特征在于：把所述位线上连接的所述开关元件的数量分为多个等级，按照所述的等级，设置所述电流供给电路的所述电流供给能力。
14.一种只读存储器，具有多条位线、多条字线以及多个开关元件，所述开关元件被构成为：其一端与固定电位连接，另一端设置成可以根据记录数据与位线成断开或者连接，控制其导通和截止的端子与字线连接，在所述位线上预先保持电荷后，在被所述字线选择时成为导通状态，当所述开关元件与所述位线处于连接状态时让所述保持的电荷放电，而当所述开关元件与所述位线处于非连接状态时维持所述保持的电荷，其特征在于：
构成电流供给电路的多个电流供给部被设置为能与所述位线断开、连接，该电流供给电路在由所述字线选择所述开关元件时，向所述位线提供电流。
15.根据权利要求14所述的只读存储器，其特征在于：所述电流供给电路是定电流电路。
16.根据权利要求15所述的只读存储器，其特征在于：所述定电流电路具有使用与所述开关元件同种的开关元件产生所定的基准电流的基准电流发生电路；
把所述基准电流镜面环化，向所述位线供给电流的电流镜电路；
按照在所述位线上连接的所述开关元件的数量，设置了所述电流镜电路的磁镜比。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001217178A JP3734726B2 (ja) | 2001-07-17 | 2001-07-17 | 読み出し専用メモリ |
| JP2001217178 | 2001-07-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1398003A CN1398003A (zh) | 2003-02-19 |
| CN1228854C true CN1228854C (zh) | 2005-11-23 |
Family
ID=19051552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB021262616A Expired - Fee Related CN1228854C (zh) | 2001-07-17 | 2002-07-17 | 只读存储器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6738280B2 (zh) |
| JP (1) | JP3734726B2 (zh) |
| KR (1) | KR100861165B1 (zh) |
| CN (1) | CN1228854C (zh) |
| TW (1) | TW564523B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3904537B2 (ja) * | 2003-07-01 | 2007-04-11 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR100541816B1 (ko) * | 2003-09-19 | 2006-01-10 | 삼성전자주식회사 | 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법 |
| FR2878068A1 (fr) * | 2004-11-15 | 2006-05-19 | St Microelectronics Sa | Memoire a cellule de memorisation polarisee par groupe |
| JP4364260B2 (ja) * | 2007-05-28 | 2009-11-11 | 株式会社東芝 | 半導体記憶装置 |
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
| JP2019067467A (ja) | 2017-09-28 | 2019-04-25 | 株式会社東芝 | 半導体記憶装置 |
| CN112509626B (zh) * | 2020-12-02 | 2022-07-19 | 长江存储科技有限责任公司 | 非易失性存储器及其控制方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3030867A1 (de) * | 1980-08-14 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer einen in zeilen und spalten organisierten festwertspeicher zur vermeidung des absinkens von bitleitunspotenialen |
| US5142495A (en) * | 1989-03-10 | 1992-08-25 | Intel Corporation | Variable load for margin mode |
| JPH0620470A (ja) * | 1992-07-06 | 1994-01-28 | Mitsubishi Electric Corp | 半導体メモリ |
| GB9217743D0 (en) * | 1992-08-19 | 1992-09-30 | Philips Electronics Uk Ltd | A semiconductor memory device |
| JP2723015B2 (ja) * | 1993-12-01 | 1998-03-09 | 日本電気株式会社 | 半導体記憶装置 |
| JPH07244987A (ja) * | 1994-03-03 | 1995-09-19 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ装置 |
| DE19631169C2 (de) * | 1996-08-01 | 1998-07-23 | Siemens Ag | Matrix-Speicher in Virtual-ground-Architektur |
| JP3582974B2 (ja) * | 1997-11-27 | 2004-10-27 | 東芝マイクロエレクトロニクス株式会社 | 半導体メモリ装置 |
| KR20000001720A (ko) * | 1998-06-12 | 2000-01-15 | 윤종용 | 플래시 메모리 장치 |
| FR2793591B1 (fr) * | 1999-05-12 | 2004-01-02 | St Microelectronics Sa | Memoire morte a consommation statique reduite |
| JP3568868B2 (ja) * | 2000-02-28 | 2004-09-22 | 沖電気工業株式会社 | 読み出し専用メモリ |
-
2001
- 2001-07-17 JP JP2001217178A patent/JP3734726B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-15 TW TW091115761A patent/TW564523B/zh not_active IP Right Cessation
- 2002-07-16 KR KR1020020041412A patent/KR100861165B1/ko not_active IP Right Cessation
- 2002-07-16 US US10/195,379 patent/US6738280B2/en not_active Expired - Fee Related
- 2002-07-17 CN CNB021262616A patent/CN1228854C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003030997A (ja) | 2003-01-31 |
| KR100861165B1 (ko) | 2008-09-30 |
| TW564523B (en) | 2003-12-01 |
| KR20030007196A (ko) | 2003-01-23 |
| CN1398003A (zh) | 2003-02-19 |
| US6738280B2 (en) | 2004-05-18 |
| US20030016552A1 (en) | 2003-01-23 |
| JP3734726B2 (ja) | 2006-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20051123 Termination date: 20170717 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |