CN1742431A

CN1742431A - 非易失性闩锁电路及其驱动方法

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Publication number: CN1742431A
Application number: CNA2003801077848A
Authority: CN
Inventors: 丰田健治; 大塚隆; 森本廉
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-12-25
Filing date: 2003-12-12
Publication date: 2006-03-01
Anticipated expiration: 2023-12-12
Also published as: JP3692450B2; JPWO2004059838A1; US20040164778A1; CN1322672C; US6845032B2; AU2003289062A1; WO2004059838A1

Abstract

本发明的非易失性闩锁电路(10)具有：具有第一电极(1a)、第二电极(1b)、和介于这些电极间的强电介质膜(1c)的强电介质电容器(1)；与第一电极(1a)连接的复位端子(Tre)；与强电介质电容器(1)的第二电极(1b)连接的CMOS反相器元件(2)；将电压施加在第二电极(1b)的电压切换用端子(Tpl)；连接于第二电极(1b)和第二输入端子(Tpl)间，切换施加在第二电极(1b)的电压的开关元件(5)、和将切换接通和断开用的电压施加在开关元件(5)的设定端子(Tse)。强电介质膜(1c)上残留的极化在第二电极(1b)产生的电压比CMOS反相器元件(2)的NMISFET(4)的门限值电压(Vtn)高。

Description

非易失性闩锁电路及其驱动方法

技术领域

本发明涉及具有使用强电介质的非易失性的存储功能的闩锁电路及其驱动方法。

背景技术

近年，在构成半导体集成电路的MIS晶体管的微小化的同时，半导体集成电路本身的大规模集成化也正在进行。但是，当使MIS晶体管微小化时，由于泄漏电流增大，产生消费电力增大的问题。特别是在存储单元中使用MIS晶体管的DRAM或SRAM等中，消费电力增大成为大的问题。

由于这样，最近，即使切断电源信息仍可保持的非易失性存储器引人注目。从其特性可知，非易失性存储器由于不需要用于回归电源切断时的状态的动作，所有可以减少消费电力。因此，提出了利用这种非易失性存储器，将具有非易失性存储功能的电容部分、和控制信息的写入、读出等的晶体管作成一体的MFMIS(Metal FerroelectricsMetal Insulator Semiconductor，金属铁电体金属绝缘体半导体)。MFMIS具有浮动栅极(floating gate)型的晶体管结构，在晶体管的浮动栅极和作为其上部电极的控制器电极之间，配置强电介质膜作为电容绝缘膜。MFMIS对晶体管的门限值根据在强电介质膜中产生的自发极化而发生的有效的变化加以利用，由此进行强电介质膜中的信息的读出。利用了MFMIS的存储器，由于用一个晶体管构成，作为最终的存储器引人注意。

作为使用这种MFMIS的半导体装置，有特开2000-77986号公报(与美国专利第6314016号公报内容相同)所示的装置。该公报中所述的半导体装置将强电介质的存储部分与构成闩锁电路等的顺序电路的栅极部分的输出端结合，该强电介质存储部分可以用与该输出信号对应的极化状态的形式保持出现于输出端的信号。采用这种结构，即使电源切断，也可以利用强电介存储部分保持数据。

然而，在MFMIS结构中，与信息写入时同样，在信息读出时，必需将电压施加在MFMIS的控制器电极上。由于这样，随着读出写入的信息，向强电介质膜施加电压的次数增加，会使强电介质的特性变差，这是一个问题。

本发明是为了解决上述问题而提出的，其目的是要提供可以减少伴随信息写入和读出，向强电介质膜施加电压的次数，可防止强电介特性变差的非易失性闩锁电路及其驱动方法。

发明内容

本发明的非易失性闩锁电路具有：具有：

具有第一电极、第二电极、和介于所述第一电极和所述第二电极之间的强电介质膜的强电介质电容器；

将电压施加在所述第一电极上的第一输入端子；

具有输入部分和输出部分，所述输入部分与所述强电介质电容器的第二电极连接的反相器(inverter)元件；

将电压施加在所述第二电极上的第二输入端子；

连接在所述第二电极和第二输入端子之间，切换施加在所述第二电极上的电压的开关元件；和

将用于切换接通和断开的电压施加在所述开关元件上的第三输入端子，

当将比该反相器元件的门限值低的Low电平的电压施加在所述输入部分上时，所述反相器元件在所述输出部分上输出High；当将比该门限值高的High电平的电压施加在所述输入部分上时，在所述输出部分上输出Low；

当将电压施加在所述第一输入端子上，而且断开所述开关元件时，由残留在所述强电介质膜上的极化在所述第二电极上产生的电压，比所述反相器元件的门限值电压高。

另外，本发明的非易失性闩锁电路的驱动方法中，该非易失性闩锁电路具有：

将电压施加在所述第一电极上的第一输入端子；

具有输入部分和输出部分，所述输入部分与所述强电介质电容器的第二电极连接的反相器元件；

将电压施加在所述第二电极上的第二输入端子；

所述反相器元件在将比该反相器元件的门限值低的Low电平的电压施加在所述输入部分上时，在所述输出部分上输出High，在将比该门限值高的High电平的电压施加在所述输入部分上时，在所述所述输出部分上输出Low，

在使所述开关元件断开的状态下，当将电压为High电平电压施加在所述第一输入端子上，其次，施加Low电平的电压时，由残留在所述强电介质膜上的极化在所述第二电极上产生的电压，比所述反相器元件的门限值电压高，

所述非易失性闩锁电路的驱动方法具有：High电平闩锁步骤、Low电平闩锁步骤、和复位步骤，

所述High电平闩锁步骤具有第一写入子步骤和接着所述第一写入子步骤的第一读出子步骤，

在所述第一写入子步骤中，在将比所述反相器元件的门限值低的Low电平电压施加在所述第二输入端子上的同时，将High电平电压施加在所述第三输入端子上，通过使所述开关元件接通，使施加在所述输入部分上的电压成为比所述反相器元件的门限值低的Low电平电压，

在所述第一读出子步骤中，将施加在所述输入部分上的电压维持为比所述反相器元件的门限值低的Low电平电压，

所述Low电平闩锁步骤具有第二写入子步骤、和接着所述第二写入子步骤的第二读出子步骤，

在所述第二入子步骤中，通过将Low电平的电压施加在所述第三输入端子上，在使所述开关元件断开的状态下，将High电平的电压施加在所述第一输入端子上，在所述输入部分上产生比所述反相器元件的门限值高的High电平电压，

在所述第二读出步骤中，在断开所述开关元件的状态下，在所述输入部分上维持比所述反相器元件的门限值高的High电平的电压，

在所述复位步骤中，将比所述反相器元件的门限值低的Low电平电压施加在所述第二输入端子上，同时，接通所述开关元件。

附图说明

图1为表示本发明的第一实施方式的非易失性闩锁电路的结构的电路；

图2(a)为表示图1的非易失性的闩锁电路的强电介质电容器和常规电介质电容器的串联结构的电路图，图2(b)为表示强电介质膜的磁滞特性的图；

图3(a)为选出图1的非易失性闩锁电路中的反相器元件的电路图，图3(b)为表示相对于输入信号的电压变化的输出信号的变化特性的图；

图4(a)为表示第一驱动方法的时序图，图4(b)为此时的强电介质膜的极化特性图；

图5(a)为表示第二驱动方法的时序图；图5(b)为此时的强电介质膜的极化特性图；

图6(a)为表示第三驱动的方法的时序图；图6(b)为此时的强电介质膜的极化特性图；

图7为表示本发明的第二实施方式的半导体集成电路的结构的方框图；

图8为表示本发明的第二实施方式的半导体集成电路的另一个结构的方框图；

图9为表示本发明的第三实施方式的半导体集成电路的结构的方框图；

图10为表示本发明的第四实施方式的半导体集成电路的结构的方框图。

具体实施方式

第一实施方式

以下，参照附图，说明本发明的非易失性闩锁电路的第一实施方式。图1为表示本实施方式的非易失性闩锁电路的大致结构的电路图。

如图1所示，该非易失性闩锁电路10具有强电质电容器1、由PMISFET3和NMISFFT4构成的CMOS反相器元件2、和复位用的NMISFET5。

强电介质电容器1由第一以及第二电极1a、1b插入这些电极1a、1b之间的强电介质膜1c构成。第一电极1a与复位端子(第一输入端子)Tre连接；另一方面，第二电极1b通过插头、配件等导电部件与PMISFET3的栅极电极3g和NMISFET4的栅极电极4g连接。作为构成强电介质膜1c的强电介质材料有各种材料，例如：可以举出钽酸锶铋(Y1：SrBi₂TaO₉)。此时，当提高钽酸锶铋的结晶性时，可使强电介质的磁滞回线的方形比变好。

反相器元件2具有输入部分A和输出部分B。该反相器元件具有门限值，当将比该反相器元件2的门限值高的High电平电压施加在输入部分A上时，在输出部分B上输出Low。另一方面，当将比反相器元件2的门限值低的Low电平电压施加在输出部分A上时，在输出部分B输出High。

作为这种反相器元件2，可举出图1所示的CMOS反相器元件2。以下详细说明该COMS反相器元件2。

构成COMS反相器元件2的PMISFET3和NMISFET4串联连接在供给电源电压Vdd的电源端子Tdd和供给接地电压Vss的接地端子Tss之间，PMISFET3具有基板3b、设在该基板3b的沟道区域上的栅极绝缘膜3i和栅极电极3g，在沟道区域的两侧分别形成源极区域3s和漏极区域3d。另外，源极区域3s与上述电源端子Tdd连接，漏极区域3d与输出端子Tout连接。

NMISFET4具有与PMISFET3相同的结构，具有基板4b、栅极绝缘膜4i和栅极电极4g，在基板4b的沟道区域的两侧分别形成源极区域4s和漏极区域4d。另外，该NMISFET4的源极区域4s与上述接地端子Tss连接，漏极区域4d与PMISFET3的漏极区域3d相同，与输出端子Tout连接。在本实施方式中，PMISFET3的栅极电极3g和NMISFET4的栅极电极4g通过由多晶硅膜制成的共用导体膜作成一体。这二个栅极电极3g、4g构成该闩锁电路10的共用的浮动栅极FG。二个栅极电极3g、4g不是必需作成一体，电连接即可。又如图1所示，在CMOS反相器2中，信号输入的部分A相当于本发明的输入部分，信号输出部分B相当于本发明的输出部分。

复位用NMISFET5连接在浮动FG和电压切换用的端子(第二输入端子)Tp1之间，构成切换施加在浮动栅极FG上的电压用的开关元件。另外，该复位用的NMISFET5的栅极电极5g与设定端子(第三输入端子)Tse连接，复位用的NMISFET5通过从该设定端子Tse来的输入信号接通和断开。另外，该复位用的NMISFET5可根据来自设定端子Tse的输入信号接开和断开，也可以利用PMISFET等其他开关元件代替NMISFET。

在这样构成的闩锁电路10中，可根据分别施加在复位端子Tre和设定端子Tse的电压和施加在各个MISFET3、4的基板3b、4b上的电压的高低关系，控制强电介质电容器1的强电介质膜1c的极化状态。另外，还可以根据该强电介质膜1c的极化状态，控制各个MISFET3、4的接通断开状态、和从输出端子Tout输出的输出信号Sout的逻辑值。即：根据强电介质膜的极化状态，可将输出信号Sout保持为高逻辑值“1(High)”或低逻辑值“0(Low)”。以下详细说明这点。

图2(a)、(b)分别依次为表示该非易失性闩锁电路的强电介质电容器和MIS电容器(常规电介质电容器)的串联结构的电路图、和表示强电介质膜的磁滞特性的图。如图2(a)所示，该非易失性闩锁电路10的MFMIS结构表示为MFM-MIM(Metal Ferroelectrics Metal-Metal Insulator Metal，金属铁电体金属-金属绝缘体金属)的结构。该MFM-MIM结构由强电介质电容器1的各个电极1a、1b和强电介质膜1c、与二个MISFET3、4的各个MIS电容器(栅极电极3g、4g、基板3b、4b、栅极绝缘膜3i、4i)构成。即：MFM-MIM结构为强电介质电容器1和二个MISFET3、4的各个MIS电容器串联连接在各个MISFET3、4的各个基板3b、4b和复位端子Tre之间。又在图2(a)中，二个MISFET3、4的各个栅极绝缘膜3i、4i作为1个MIT电容器的绝缘膜表示。另外，强电介质电容器1的电容用Cf表示，常规电介质电容器的电容用Cc表示。

当将正的电压Vpp施加在复位端子Tre上，使各个MISFET的基板3b、4b接地时，电压Vf在强电介质电容器1上分配，电压Vc施加在常规电介质电容器上。另外，与所施加电压相应，在各个电容器上分别感应出电荷Qf、Qc。此时，强电介质电容器1的电荷Qf，与电压Vf相应，具有如图2(b)所示的磁滞特性。这里，定义在强电介质膜1c内电极1a产生正的、电极1b产生负的极化的状态为正的极化。

另一方面，常规电介质电容器Qc，与电压Vf相应，按下述式(1)

Qc＝Cc·Vc

＝Cc·(Vpp-Vf …(1)表示变化。因此，如图2(b)所示，用式(1)表示的直线L1和磁滞特性的交点A为此时的动作点。

其次，当使复位端子Tre的电压从Vpp回至0时，常规电介质电容器的电荷Qc和分配电压Vc的关系如以下的(2)所示。

Qc＝Cc·Vc

＝-Cc·Vf …(2)

因此，如图2(b)所示，用式(2)表示的直线L2和磁滞特性的交点B为此时的动作点。这样，在强电介质电容器1的强电介质膜1c上保持极化的状态下，当复位端子Tre的电压为0V时，在强电介质膜1c上出现-Vα的电压。由于强电介质膜1c的电压以第一电极1a为正、第二电极1b为负时作为正电位，因此浮动栅极FG的电位为作为正电位的保持电位Vα。

图3(a)、(b)分别依次表示只选出该非易失性闩锁电路中的反相器元件部分的电路图、和表示输出信号相对于输入信号的电压变化的变化特性的图。以下，说明本实施方式的反相器元件的特性。

如图3(a)所示，当将输入信号Sin输入作为PMISFET3和NMISFET4的共通栅极的浮动栅极FG上时，从输出端子Tout输出输出信号Sout。如图3(b)所示，在输入信号Sin的电压在PMISFET4的门限值电压Vtp以下的范围内，输出信号为高逻辑值“1(High)”；输入信号Sin的电压在NMISFET4的门限值Vtn以上的范围内，输出信号Sout为低逻辑值“0(Low)”。另外，输入信号Sin的电压在超过PMISFET3的门限值电压Vtp，比NMISFET4的门限值电压Vtn低的范围内，输出信号Sout为从高逻辑值“1”至低逻辑值“0”之间的中间值。这种特性与一般的反相器的输入输出特性相同。但是，在本实施方式中，浮动栅极FG的保持电位Vα在门限值电压Vtn以上，因此，保持电位Vα可使来自反相器元件的输出信号Sout为低逻辑值“0”。

其次，说明上述结构的非易失性闩锁电路的驱动方法。

(A.第一驱动方法)

图4(a)、(b)分别依次为表示第一驱动方法的时序图和强电介质膜的电压-极化特性图。在图4(a)中，期间①表示高逻辑值“1”的写入期间，期间②表示高逻辑值“1”的读出期间，期间③表示低逻辑值“0”的写入期间，期间④表示低逻辑值“0”的读出期间，期间⑤表示复位期间。

由期间①和期间②构成“High电平闩锁步骤”。

由期间③和期间④构成“Low电平闩锁步骤”。

由期间⑤构成“复位步骤”。一般，NMISFET4的基板4b保持为接地电位Vss，PMISFET3的基板3b保持为电源电压Vdd。以下，参照图4(a)，说明第一驱动方法的各个期间的动作。

①高逻辑值“1”的写入期间

这个①期间与“第一写入子步骤”相当。

首先，使复位端子Tre和电压切换用端子Tp1的电压为0V(Low)。另外，将正的电压Vdd(High)施加在设定端子Tse上，使复位用NMISFET5为接通状态。这样，浮动栅极FG和输入部分A的电位为0V。结果，PMISFET3接通，另一方面NMISFET4断开，从反相器元件2的输出端子Tout发出的输出信号Sout为1(即为High(Vdd))。也即在输出部分B输出High。此时，由于施加在复位端子Tre上的电压为0V，施加在强电介质电容器1上的电压也为0V，极化量为0。如图4(b)所示，点0成为期间①的动作点。这里，取施加在电压切换用端子Tp1上的电压为0V进行说明，取为反相器元件2的门限值以下的电压也可以。但从使反相器元件2的动作可靠的观点来看，优选，电压切换用端子Tp1上所施加的电压为0V。以下，对在①的高逻辑值“1”的写入期间，施加在电压切换用端子Tp1上的电压为0V进行说明。

②高逻辑值“1”的读出期间

这个期间②相当于“第一读出子步骤”。

这里，在①期间结束后，设定端子Tse的电压回至0V。这样，使设定端子Tse的电压为0V，即使复位用的NMISFET5在断开状态，由于复位端子Tre的电压为0V，浮动栅极FG的电位为0V(即，仍为比反相器元件2的门限值电压低的电位)。

因此，PMISFET3、NMISFET4分别为接通和断开，输出信号Sout为高逻辑值“1”。此时，由于在期间②浮动栅极FG的电位与①期间相同，图4(b)所示的点0为期间②的动作点。

③低逻辑值“0”的写入期间

这个期间③相当于“第二写入子步骤”。

期间②结束，接着使设定端子Tse的电压为0V，使复位端子Tre的电压为正的电压Vpp(High)。此时，由于复位用NMISFET5断开，正电压Vpp与强电介质电容器1和各个MISFET3、4的各个MIS电容器的电容比相应，可分别将电压Vf、Vox，施加在强电介质电容器1和常规电介质电容器(MIS电容器)上。由于这样，浮动栅极FG和输入部分A的电位为正的电位Vox。由于正的电位Vox在PMISFET3的门限值电压Vtp以上，并且在NMISFET4的门限值电压Vtn以上，因此PMISFET3断开；另一方面，NMISFET4接通，反相器2的输出信号Sout为低逻辑值“0”(即Low(0V))。即：在输出部分B输出Low。此时，电压Vpp在强电介质电容器1和常规电介质电容器上分配，当施加在强电介质电容器1上的电压Vf很高时，由于强电介质膜1c的极化充分饱和，因此，图4(b)所示的点A成为期间③的动作点。这样，为了使强电介质膜1c的极化充分饱和，优选使电压Vpp比施加在设定端子Tse上的电压Vdd大。

④低逻辑值“0”的读出期间

这个期间④与“第二读出子步骤”相当。

期间③结束后，使设定端子Tse的电压为0V，使复位端子Tre的电压回到0V。如上所述，通过强电介质电容器1和2个MISFET3、4的各个MIS电容器的耦合(coupling)，在浮动栅极FG和输入部分A上保持正的电压Va。由于该保持电压Va在PMISFET3和NMISFET4的门限值电压Vtp、Vtn以上，当PMISFET3断开时，NMISFET4维持接通，反相器元件2的输出信号Sout成为低逻辑值“0”。此时，由于强电介质电容器1上保持的电压为Va，因此，图4(b)所示的点B成为灾期间的动作点。

⑤复位期间

最后，将正的电压Vdd施加在设定端子Tse上，使复位用的NMISFET5成为接通状态。此时，由于电压切换用端子Tp1的电压为0V，浮动栅极FG的电位为0V。结果，PMISFET3接通，NMISFET4断开，输出信号为高逻辑值“1”(即High(Vdd))。此时，由于复位端子Tre的电压为0V，积蓄在强电介质膜电容器1上的电荷被除去，动作状态回到点0。

通过进行以上的驱动，可以分别实现高逻辑值“1(High)”和低逻辑值“0(Low)”的写入和接着的读出，具有闩锁电路的功能。即：在本实施方式中，设定端子Tre的输入在下一个期间被读出。例如，如图4(a)所示，在期间①，当设定端子Tre的端入为High时，在下一个期间②，High被读出。另一方面，当在期间③，设定端子Tse的输入为Low时，在下一个期间④，Low被读出。另外，在接着的期间⑤，当将High输入设定端子Tse时，回至初期状态。

这样，图1所示的电路，可作为非易失性的闩锁电路动作。即：图1所示的电路利用强电介质电容器1成为非易失性。High电平闩锁步骤和Low电平闩锁步骤如下。

即：在由期间①和期间②构成的High电平闩锁步骤中，首先在期间①，将0V(Low)输入电压切换端子Tp1，将正电压Vdd(High)输入设定端子Tse。输入该设定端子Tse的“High”信号，在以后的期间②，在输出部分B作为“High”输出。另外，在期间①，复位端子Tre为任意的，从不影响反相器元件2的观点来看，优选施加在复位端子Tre上的电压为施加与电压切换端子Tp1相同的电压(优选0V)。

在由期间③和期间④构成的Low电平闩锁步骤中，在期间③，将0V(Low)输入设定端子Tse。输入该设定端子Tse的“Low”信号，在以后的期间④，在输出部分B上作为“Low”输出。这样，图1所示的电路作为非易失性的闩锁电路动作。在本发明中，将正的电压Vpp(High)输入复位端子Tre的期间③的浮动栅极FG和输入部分A的电位，必需比反相器元件2的门限值大，而在将0V(Low)输入复位端子Tre的期间④，浮动栅极FG的输入部分A的电位必需比反相器元件2的门限值大。由于这样，在断开开关元件5的状态(期间②-期间④)下，当在将Vpp(High)施加在复位端子Tre上后施加Low(0V)时，利用残留在强电介质膜1c上的极化，在浮动栅极FG和输入部分A上产生的电压必需比反相器元件2的门限值高。

在图4(a)中，说明在设定端子Tse上依次有High、Low输入的情况，即依次进行从①期间至⑤的驱动的情况，当然，这个以外的驱动也可能。例如，在将High连续输入设定端子Tse的情况下，该开关元件可反复进行期间①和②的驱动。另一方面，当将Low连续输入设定端子Tse时，反复进行从③期间至⑤的驱动。另外，当依次将Low，High输入设定端子Tse时，在进行从期间③至⑤的驱动后，进行期间①和②的驱动。

另外，采用本实施方式，如期间②和期间④所示，由于不施加新的电压，可以进行高逻辑值“1”和低逻辑值”0“的读出，因而可以减少将电压施加在强电介质膜1c上的次数，可抑制强电介质特性的劣化。另外，采用这种驱动方法只使用强电介质电容器1的磁滞回线的上侧(正的极化)，不进行极化的反向，因此，可使强电介质膜1c的疲劳特性变好。另外，利用这种驱动方法，由于可以通过反相器的输出电位检测高逻辑值”1“和低逻辑值“0”的判别，比用读出放大器检测简便。

(B第二驱动方法)

图5(a)、(b)分别依次为表示第二驱动方法的时序图，和强电介质膜的电压-极化特性图。在图5(a)中，期间①表示高逻辑值“1”的写入期间，期间②表示高逻辑值“1”的读出期间，期间③表示低逻辑值“0”的写入期间，期间④表示低逻辑值“0”的读出期间，期间⑤表示复位期间。以下，参照图5(a)说明第二驱动方法的各个期间为动作。

①高逻辑值“1”的写入期间

首先，与第一驱动方法同样，将正的电压Vdd(High)施加在设定端子Tse上，使复位用的NMISFET5为接通状态。这样，由于电压切换用的端子Tp1的电压为0V，浮动栅极FG的电位为0V。结果，PMISFET3接通，另一方面，NMISFET4断开，从反相器元件的输出端Tout发出的输出信号Sout为“1”(即为High(Vdd))。此时，由于施加在强电介质电容器1上的电压为0V，极化量为0，如图5(b)所示，点0成为这个期间①的动作点。

②高逻辑值“1”的读出期间

其次，使设定端子Tse的电压回至0V(Low)，使设定用的NMISFET5为断开状态。此时，由于复位端子Tre的电位为0V，浮动栅极FG的电位为0V。因此，PMISFET3、NMISFET4分别接通和断开，输出信号Sout也为高逻辑值“1”。此时，由于②期间的浮动栅极FG的电位与期间①相同，图5(b)所示的点0成为期间②的动作点。

③低逻辑值“0”的写入期间

首先，使设定端子Tse的电位为正的电压Vdd(High)，使复位用的NMISFET5为接通状态(期间③-a)。这样，浮动栅极FG的电位为0V。另外，从将正的电压Vdd施加在设定端Tse上，经过时间t1时，使复位端子Tre的电压成为比电压Vdd高的正电压Vpp(期间③-b)。此时，由于电压切换端子Tp1的电压为0V，复位用的NMISFET5接通，浮动栅极FG的电位为0V。由此，复位端子Tre的电压Vpp成为施加在强电介质电容器1上的电压。在这种情况下，与上述第一驱动方法不同，由于电压切换端子Tp1的电压为0V，复位用NMISFET5接通，电压不施加在反相器元件的栅极绝缘膜3i、4i上。这样，电压不在反相器元件的栅极绝缘膜3i、4i上分配，因此，即使施加在强介质电容器1上电压比较低，强电介质膜1c的极化也充分饱和。此时的动作点为图5(b)所示的点A’。至此的期间③-a，③-b中，由于浮动极FG的电位为0V，PMISFET3接通，NMISFET4断开，反相器元件的输出信号Sout为高逻辑值“1”(即High(Vdd))。

另外，当从将正的电压Vpp施加在复位端子Tre上经过时间t2时，设定端子Tse的电压回到0V。这样，复位用的NMISFET5断开，因此，浮动栅极FG的电位为正电位Vox。由于该正电位Vox为PMISFET3和NMISFET4的门限值电压Vtp、Vtn以上，因此，PMISFET3断开，NMISFET4接通，反相器的输出信号Sout为低逻辑值“0”(即Low(0V))。(期间③-c)。此时的动作点与上述期间③-b相同，为点E。

④低逻辑值“0”的读出期间

其次，使复位端子Tre的电压回到0V。如上所述，通过强电介质电容器1和2个MISFET3、4的各个MIS电容器的耦合，在浮动栅极FG上保持正的电压Vα。由于该保持电压Vα在PMISFET3和NMISFET4的门限值电压Vtp、Vtn以上，因此PMISFET3断开，NMISFET4接通，反相器元件的输出信号Sout为低逻辑值“0”。此时，由于在强电介质电容器1上保持的电压为Vα，图5(b)所示的点B’成为这个期间的动作点。

⑤复位期间

最后，将正的电压Vdd施加在设定端子Tse上，使复位用的NMISFET5为接通状态。这样，由于电压切换用端子Tp1的电压为OV，浮动栅极FG的电位为OV。结果，PMISFET3接通，NMISFET4断开，输出信号为高逻辑值“1”(即High(Vdd))。此时，由于复位端子Tre的电压为OV，积蓄在强电介质膜电容器1上的电荷被除去，如图5(b)所示，动作状态回到点0。

通过进行以上的驱动，与第一驱动方法同样，可以分别实现高逻辑值“1(High)”和低逻辑值“0(Low)”的写入和接着的读出，具有闩锁电路的功能。即：在期间①，设定端子Tse的输入为High时，在期间②High被读出，在期间③-c，当设定端子Tse的输入为Low时，在时间④，Low被读出。另外，由于在期间②和③，不施加新的电压即可以读出，因此，将电压施加在强电介质膜1c上的次数减少，可抑制强电介质特性变坏。

另外，与第一驱动方法不同，在期间③-b，当将电压施加在强电介质电容器1上时，由于使浮动栅极FG的电位为0V，不将电压施加在常规电介质电容器上，因此施加在复位端子Tre上的电压施加在强电介质膜1c上。由于这样，由于电压不在反相器元件的各个MISFET电容器上分配，与第一驱动方法比较，可减小写入时的电压，这是优点。

(C第三驱动方法)

图6(a)(b)分别依次为表示第三驱动方法的时序图和强电介质膜的电压-极化特性图。在图6(a)中期间①表示高逻辑值“1”的写入期间，期间②表示高逻辑值“1”的读出期间，期间③表示低逻辑值“0”的写入期间，期间④表示低逻辑值“0”的读出期间，期间⑤表示复位期间。以下，参照图6(a)说明第三驱动方法的各个期间的动作。

①高逻辑值“1”的写入期间

首先，将正的电压Vdd施加在设定端子Tse上，使复位用的NMISFET5为接通状态。这样，由于电压切换用的端子Tp1的电压为0V，浮动栅极FG的电位为0V。结果，PMISFET3接通，NMISFET4断开，从反相器元件的输出端Tout发出的输出信号Sout为“1”(即为High(Vdd))(期间①-a)。此时，由于施加在强电介质电容器1上的电压为0V，极化量为0，如图6(b)所示，点0成为这个期间①的动作点。

接着，当从将正电压Vdd施加在设定端子Tse上开始，经过时间t3时，使电压切换用端子Tp1的电压从0V(Low)变为正的电压Vpp(High)。由于从开始复位端子Tre的电压保持为0V(Low)，施加在强电介质膜1c上的电压从0V，变化至-Vpp，引起负方向的极化。因此，图6(b)所示的动作点从点0向点C移动。此时，由于浮动栅极FG的电位为正的电位Vpp，在PMISFET3和NMISFET4的门限值电压Vtp、Vtn以上，因此PMISFET3断开，NMISFET4接通，反相器的输出信号Sout为低逻辑值“0”(即Low(0V))(期间①-b)。

其次，当从将正的电压Vpp施加在电压切换用端子Tp1上，经过时间t4时，使施加电压回到0V。这样，由于浮动栅极FG的电位为0V，PMISFET3接通，NMISFET4断开，从反相器元件的输出端子Tout的输出信号Sout为“1”。此时，由于施加在强电介质膜1c上的电压从-Vpp变化为0V，动作点从图6(b)所示的点C向点D移动(期间(①-c))。

②高速辑值“1”的读出期间

其次，使设定端子Tse的电压回到0V。这样，设定端子Tse的电压为0V，即使复位用的NMISFET5为断开状态，由于复位端子Tre的电压仍为0V，浮动栅极FG的电位为0V。因此，由于PMISFET3维持接通，NMISFET4维持断开，输出信号Sout仍为高逻辑值“1”(即High(Vdd))。此时，由于期间②的浮动栅极FG的电位与期间①-c相同，图6(b)所示的点0为期间②的动作点。

③低逻辑值“0”的写入期间

此时的驱动与第二驱动方法的期间③相同。首先，使设定端子Tse的电位为正的电压Vdd，使复位用的NMISFET为接通状态(期间③-a)。这样，浮动栅极FG的电位为0V。此时的动作点为图6(b)所示的点D。

另外，当从将正的电压Vdd施加在设定端子Tse上、经过时间t5时，使复位端子Tre的电压为比电压Vdd高的正电压Vpp(期间③-b)。此时，由于浮动栅极FG的电位为0V，施加在强电介质电容器1上的电压为Vpp。如图6(b)，动作点从点D移动至点E。在这种情况下，由于电压切换用端子Tp1为0V，复位用NMISFET5接通，电压不在反相器元件的栅极绝缘膜3i、4i上分配，即使施加在强电介质电容器1上的电压比较低，强介电质膜1c的极化也充分饱和。由于在至此的期间③-a、期间③-b，浮动栅极FG的电位为0V，PMISFET3接通，NMISFET4断开，反相器元件的输出信号Sout为高逻辑值“1”。

另外，当从将正电压Vpp施加在复位端子Tre上，经过时间t6时，使设定端Tse的电压回到0V。这样，浮动栅极FG的电位为正电位Vox。由于该正电位Vox在PMISFET3和NMISFET4的门限值电压Vtp、Vtn以上，因此，PMISFET3断开，NMISFET4接通，反相器的输出信号Sout为低逻辑值“0”(即Low(0V))(期间③-c)。此时的动作点与上述的③-b期间相同，为点E。

④低逻辑值“0”的读出期间

其次，使复位端子Tre的电压回到0V。如上所述，通过强电介质电容器1和2个MISFET3、4的各个MIS电容器的耦合，在浮动栅极FG上保持正的电压Vα。由于该保持电压Vα在PMISFET3和NMISFET4的门限值电压Vtp、Vtn以上，因此PMISFET3断开，NMISFET4接通，反相器元件的输出信号Sout为低逻辑值“0”。此时，由于在强电介质电容器1上保持的电压为Vα，图6(b)所示的点F为这个期间的动作点。

⑤复位期间

最后，将正的电压Vdd施加在设定端子Tse上，使复位用的NMISFET5为接通状态。这样，由于电压切换用端子Tp1的电压为0V浮动栅极FG的电位为0V。结果，由于积蓄在强电介质膜电容器1上的电荷被除去，如图6(b)所示，动作状态回到点0。此时，由于PMISFET3接通，NMISFET4断开，输出信号Sout为低逻辑值“1”(High)。

通过进行以上的驱动，可得到第一和第二驱动方法所示的效果。另外，在第三驱动方法中，在期间①的高逻辑值“1”的写入时，引起与低逻辑值“0”的写入时反方向的极化，不仅利用强电介质电容器的磁滞回线的上侧，而且利用其下侧。这样，由于当设置进行强电介质膜1c的极化反向步骤时，可除去积蓄在浮动栅极FG上的电荷，可以保持电压稳定。另外，可以防止磁滞特性偏移，维持正常的动作。在本驱动方法中，在下一个期间读出与设定端子Tse的输入相同的逻辑值，可使开关元件起到闩锁电路的功能。

如上所述，采用本实施方式的非易失性闩锁电路，通过进行上述的驱动方法，可以进行高逻辑值和低逻辑值的写入和接着的读出，可起闩锁电路作用。但是，由于不施加新的电压即可以进行高逻辑值“1”和低逻辑值“0”的读出，因此可减少将电压施加在强电介质膜1c上的次数，可以抑制强电介质特性的劣化。

另外，在本实施方式的非易失性闩锁电路中，由于作为反相器元件使用CMOS反相器，从而具有以下的优点。即：在本实施方式中，由于常规电介质电容器的电容Cc由相互并联的PMISFET3和NMISFET4的栅极绝缘膜3i、4i的合计面积决定，因此与先前的MFMIS结构比较，可增大常规电介质电容的电容Cc。因此，施加在各个MISFET3、4的各个基板3b、4b和复位端子Tre之间的电压，在强电介质电容器1上的分配比，比先前的MFMIS结构要大。结果，可用低电压驱动闩锁电路。另外，容易提高保持电压Vα，因此可提高读出精度。

以下，说明使用了上述非易失性闩锁电路10的半导体集成电路的结构。

(第二实施方式)

图7为表示本发明的第二实施方式的半导体集成电路的结构的方框电路图。

如该图所示，本实施方式的半导体集成电路具有将多个逻辑晶体管等集成构成的二个逻辑块(Logic block)11、12，这些逻辑块11、12通过旁路晶体管14(NMISFET)，利用线路13互相连接。另外，上述第一实施方式中所述的非易失性闩锁电路10与该旁路晶体管14连接。将该非易失性闩锁电路10的输出信号Sout施加在旁路晶体管14的栅极上，可以控制旁路晶体管14的接通和断开。

采用以上的结构，由于设在逻辑块11、12之间的旁路晶体管14的接通和断开利用非易失性闩锁电路10的输出信号Sout控制，因此，在切断全体半导体集成电路的电源后，恢复电源时，可使非易失性闩锁电路10的输出信号Sout的逻辑值仍维持电源切断前的状态。

即：在电源切断前，非易失性闩锁电路10的输出信号Sout为低逻辑值“0”的情况下，电源恢复后，非易失性闩锁电路10的输出信号Sout也为低逻辑值“0”，信号不在逻辑块11、12之间传递。另一方面，在电源切断前，非易失性闩锁电路10的输出信号Sout为高逻辑值“1”的情况下，电源恢复后，非易失性闩锁电路10的输出信号Sout也为高逻辑值“1”，信号可在逻辑块11、12之间传递。因此，可使消费电力减小和提高电路动作的速度。

本实施方式的半导体集成电路，可在可重新配置的电路中应用。所谓可重新配置电路为在半导体集成电路(LSI)制造后，随着电路规格的变更，可以变换写入的电路。在该电路中，可以缩短从电路设计至动作确认的时间，在电路设计中可以短时间而且容易反映动作的确认。作为一个例子有FPGA(Filed Programmable Gate Array)。FPGA在切换逻辑时使用，它使用多路转换器(multiplexer)或查询表作为程序元件。另外，在FPGA中，作为容纳程序的元件有使用EPROM或EEPROM的RAM形式，使用Fuse或Anti-Fuse的高速形式。

近年来，使用利用了可以变换写入的高速SRAM型闩锁电路的电路。在先前的SRAM型闩锁电路中，当投入电源时，使输出保持一定的值，可以变换写入，但当切断电源时，由于挥发性而不能保持信息。另外，由于至少使用5个晶体管，所以面积大。另外，在先前的以SRAM为基础的FPGA中，在电源切断前，在EEPROM等非易失性存储回路中传递SRAM型闩锁电路的存储信息，在电源恢复时，将存储信息从非易失性存储电路传递至各个SRAM型闩锁电路。由于这样，存在着在电源恢复后，向SRAM型闩锁电路的电源切断前的状态的回归迟的难点。

与此相对，在本实施方式的半导体集成电路中，由于各个闩锁电路具有非易失性，当电源切断后，由于不需要从别的存储回路传递存储信息，因此电源投入后电路的恢复快，这是优点。

在上述半导体集成电路中，只用一个非易失性闩锁电路，但使用多个可构成如图8所示半导体集成电路。如同图所示，该半导体集成电路具有逻辑块15、与它以外的其他逻辑块或存储器电路(图中都没有示出)连接的多根配线16、和连接这些配线16和逻辑块15用的分支配线17。在各个分支线17上设置旁路晶体管18。另外，第一实施方式中所示的非易失性闩锁电路10与各个旁路晶体管18连接。非易失性闩锁电路10的输出信号Sout施加在各个旁路晶体管18的栅极上，控制旁路晶体管18的接通和断开。

在上述例子中，如存储器的解码器电路那样，可将非易失性闩锁电路10用在可以切换供给来自逻辑块15的输出信号的配线的半导体集成电路中。利用这种结构，在切断全体半导体集成电路的电源后，恢复电源时，可使非易失性闩锁电路10的输出信号Sout的逻辑值维持为电源切断前的状态。因此，可以减小消费电力和提高电路动作的速度。

(第三实施方式)

图9为表示本发明的第三实施方式的半导体集成电路结构的方框图。如该图所示，本实施方式的半导体集成电路为4个输入型的多路转换器电路。它具有4个输入端子Tin1-Tin4、和一个输出端子Tout’。利用2段的选择电路30A、30B选择各个输入端子Tin1-Tin4的输入信号中的任何一个，从输出端子Tout’输出。在前段的选择电路30A中，配置第一实施方式的非易失性闩锁电路10A、分别接收各个输入端子Tin1-Tin4的输入信号的4个旁路晶体管20A-20D、和使非易失性闩锁电路10A的输出反向的反相器21。

另外，接收二个输入端子Tin1、Tin2的输入的二个旁路晶体管20A、20B中的一个旁路晶体管20A的栅极，接收非易失性闩锁电路10A的输出信号Sout1；另一个道晶体管20B的栅极通过反相器21接收输出信号Sout1的反向信号。另外，接收二个输入端子Tin3、Tin4的输入的二个旁路晶体管20C、20D中的一个的旁路晶体管20C的栅极，接收非易失性闩锁电路10A的输出信号Sout1；另一个旁路晶体管20D的栅极，通过反相器21接收输出信号Sout1的反向信号

在后段的选择电路30B中配置第一实施方式的非易失性闩锁电路10B、接收各个旁路晶体管20A、20B的输出的旁路晶体管22A、接收从各个旁路晶体管20C、20D的输出的旁路晶体管22B、和使非易失性闩锁电路10B的输出反向的反相器23。另外，二个旁路晶体管22A、22B中的一个旁路晶体管22A的栅极接收非易失性闩锁电路10B的输出信号Sout2；另一个旁路晶体管22B的栅极，通过反相器23，接收输出信号Sout2的反向信号。

在本实施方式中，多路转换器电路的输入输出关系利用非易失性闩锁电路10A、10B的输出信号Sout1、Sout2控制。当在切断全体半导体集成电路的电源后，恢复电源时，非易失性闩锁电路10A、10B的输出信号Sout1、Sout2的逻辑值维持为电源切断前的状态。因此，可以减小消费电力和提高电路的动作速度。

(第四实施方式)

图10为表示本发明的第四实施方式的半导体集成电路的结构的方框电路图。如该图所示，本实施方式的半导体集成电路为二个输入型的查询表回路，它具有二个输入端子Tin1、Tin2、具有第一实施方式的结构的4个非易失性闩锁电路10A-10D、和一个输出端子Tout’。另外，利用2段的选择电路31A、31B，选择各个非易失性闩锁电路10A-10D的输出信号Sout1～Sout4中的任何一个，从输出端子Tout’输出。在前段选择电路31A中配置分别接收各个非易失性闩锁电路10A～10D的输出信号Sout1～Sout4的4个旁路晶体管25A～25D、和使来自输入端子Tin1的输入信号反向的反相器24。

另外，接收二个非易失性闩锁电路10A、10B的输入信号Sout1、Sout2的二个旁路晶体管25A、25B中的一旁路晶体管25A的栅极，接受从输入端子Tin1发出的输入信号；另一个旁路晶体管25B的栅极，通过反相器24，接收输入信号的反向信号。另外，接收二个非易失性闩锁电路10C、10D的输出信号Sout3、Sout4的二个旁路晶体管25C、25D中的一个旁路晶体管25C的栅极，接收从输入端子Tin1发出的输入信号；另一个旁路晶体管25D的栅极，通过反相器24，接收输入信号的反向信号。

在后段的选择电路31B中配置输入端子Tin2、接收来自各个旁路晶体管25A、25B的输出的旁路晶体管27A、接收来自各个旁路晶体管25C、25D的输出的旁路晶体管27B、和使来自输入端子Tin2的输入信号反向的反相器26。二个旁路晶体管27A、27B中的一个的旁路晶体管27A的栅极，接收来自输入端子Tin2的输入信号，另一个旁路晶体管27B的栅极，通过反相器26，接收输入信号的反向信号。

在本实施方式的查询表电路中，利用非易失性闩锁电路10A～10D的输入信号Sout1～Sout4，可以切换16种布尔代数的逻辑。另外，由于当切断全体半导体集成电路的电源后，恢复电源时，非易失性闩电路10A～10D的输出信号Sout1～Sout4的逻辑值维持为电源切断前的状态，因此可原样保持查询表电路的切断前的存储信息。因此，与第二、第三实施方式同样，可以减少消费电力和提高电路的动作的速度。

以上说明了本发明的实施方式，但本发明不是仅限于这些实施方式，在不偏离其精神条件下，可作各种变更。例如，在上述各个实施方式中，利用由PMISFET和NMISFET构成的CMOS，构成反相器元件，但不是仅限于此。如果当输入部分A为High时断开，Low时接通，则用其他开关文件代替PMISFET3也可以。同样，如果当输入部分A为High时接通，Low时断开，则用其他开关文件代替PMISFET4也可以。另外，作为反相器元件可以使用熟知的反相器元件。例如，使电阻与晶体管连接，可以构成本发明的反相器元件。

在上述实施方式中，使用了复位用的NMISFET5作为开关元件，也可以使用它以外的元件作为本发明的开关元件，只要可以切换施加在强电介质电容器的第二电极上的电压，则没有特别的限制。

另外，在上述实施方式中，使用Y1作为强电介质电容器的材料，在极化中，如为具有磁滞特性的材料，则可以使用其他的强电介质材料，例如钛酸铋、钛酸铅等。另外，还可以使用利用电荷的偏移来保持数据的聚偏氟乙烯-三氟乙烯共聚物(P(VDF/TrFE))等高分子化合物。

产业上利用的可能性

根据本发明，可提供能够减小随着信息的写入和读出而施加在强电介质膜上电压的次数，防止强电介质特性劣化的非易失性闩锁电路及其驱动方法。

Claims

1.一种非易失性闩锁电路，其特征在于，具有：

将电压施加在所述第一电极上的第一输入端子；

将电压施加在所述第二电极上的第二输入端子；

2.如权利要求1所述的非易失性闩锁电路，其特征在于：

所述反相器元件由第一MISFET和第二MISFET所构成的互补型MOS反相器构成；

所述第一MISFET具有第一栅极电极、第一栅极绝缘膜、第一源极区域、和第一漏极区域；

所述第二MISFET具有第二栅极电极、第二栅极绝缘膜、第二源极区域、和第二漏极区域；

所述第一栅极电极和所述第二栅极电极与所述输入部分连接；

所述第一漏极电极和所述第二漏极电极与所述输出部分连接；

将所述第一源极区域成为高电位的电压施加在所述第一源极区域上；

将所述第二源极区域成为低电位的电压施加在所述第二源极区域上；

所述第一MISFET在将比所述反相器元件的门限值低的Low电平的电压施加在所述输入部分上时接通，在将比所述反相器元件的门限值高的High电平电压施加在所述输入部分上时断开；

所述第二MISFET在将比所述反相器元件的门限值高的High电平电压施加在所述输入部分上时接通，在将比所述反相器元件的门限值低的Low电平的电压施加在所述输入部分上时断开。

3.如权利要求2所述的非易失性的闩锁电路，其特征在于，所述第二MISFET的门限值电压为所述反相器元件的门限值电压。

4.如权利要求2所述的非易失性闩锁电路，其特征在于，所述第一MISFET为p型，所述第二MISFET为n型。

5.如权利要求2所述的非易失性闩锁电路，其特征在于，使所述第一源极区域成为高电位的电压为正的电源电压。

6.如权利要求2所述的非易失性闩锁电路，其特征在于，使所述第二源极区域成为低电位的电压为接地电压。

7.如权利要求1所述的非易失性闩锁电路，其特征在于，比所述反相器元件的门限值低的Low电平电压为接地电压。

8.如权利要求1所述的非易失性闩锁电路，其特征在于，所述强电介质膜由钽酸锶铋构成。

9.一种非易失性闩锁电路的驱动方法，其特征在于，该非易失性闩锁电路具有：

将电压施加在所述第一电极上的第一输入端子；

将电压施加在所述第二电极上的第二输入端子；

所述非易失性闩锁电路的驱动方法具有：High电平闩锁步骤，Low电平闩锁步骤和复位步骤，

10.如权利要求9所述的非易失性闩锁电路的驱动方法，其特征在于：

在所述第二写入子步骤中，将比所述反相器元件的门限值低的Low电平电压施加在所述第二输入端子上，同时，接通所述开关元件；

其次，在接通所述开关元件的状态下，将High电平电压施加在所述第一输入端子上，

然后，在将High电平电压施加在所述第一输入端子后上的状态下，断开所述开关元件。

11.如权利要求10所述的非易失性闩锁电路的驱动方法，其特征在于：

在所述第一写入子步骤中，将比所述反相器元件的门限低的Low电平电压施加在所述第二输入端子上，同时，将High电平的电压施加在所述第三输入端子上，接通所述开关元件，同时

其次，维持接通所述开关元件的状态，将比所述反相器元件的门限值高的High电平电压施加在所述第二输入端子上，

然后，维持接通所述开关元件的状态，施加比所述反相器元件的门限值低的Low电平电压。

12.如权利要求9所述的非易失性闩锁电路的驱动方法，其特征在于：

13.如权利要求12所述的非易失性闩锁电路的驱动方法，其特征在于：

所述第二MISFET的门限值电压为所述反相器元件的门限值电压。

14.如权利要求12所述的非易失性闩锁电路的驱动方法，其特征在于：

所述第一MISFET为p型，所述第二MISFET为n型。

15.如权利要求12所述的非易失性闩锁电路的驱动方法，其特征在于：

使所述第一源极区域成为高电位的电压为正的电源电压。

16.如权利要求12所述的非易失性闩锁电路的驱动方法，其特征在于：

使所述第二源极区域成为低电位的电压为接地电压。

17、如权利要求9所述的非易失性闩锁电路的驱动方法，其特征在于：

比所述反相器元件的门限值低的Low电平电压为接地电压。

18、如权利要求9所述的非易失性闩锁电路的驱动方法，其特征在于：

所述强电介质膜由钽酸锶铋构成。

19、如权利要求9所述的非易失性闩锁电路的驱动方法，其特征在于：施加在所述第一输入端子的High电平电压，比施加在所述第三输入端子的High电平电压高。

20、如权利要求9所述的非易失性闩锁电路的驱动方法，其特征在于：在所述第一读出步骤中，将比所述反相器元件的门限值低的电压施加在所述第一输入端子上。

21、如权利要求20所述的非易失性闩锁电路的驱动方法，其特征在于：

比所述反相器元件的门限值低的Low电平电压为接地电压。