JPH10189877A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 効率的に配置された内部電源回路を備える半
導体装置を提供する。 【解決手段】 半導体チップ（１）の半導体装置形成領
域の周辺部領域（１０）に基準電圧発生回路およびスタ
ンバイ降圧回路を配置し、実際に電流を消費する回路領
域に隣接して、アクティブサイクル時動作するアクティ
ブ降圧回路を含む領域（１２ａ，１２ｂ，１１）を配置
する。１つの内部降圧回路をスタンバイ降圧回路および
アクティブ降圧回路両者を各電流消費回路近傍に配設す
る構成に比べて、面積増加を抑制することができ、効率
的に内部電源回路を配置することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、外部から印加さ
れる電源電圧を変換して内部動作電源電圧を生成する電
圧変換回路を内蔵する半導体装置に関し、特に、外部電
源電圧を降圧して内部電源電圧を生成するオンチップの
内部降圧回路を有する半導体記憶装置に関する。

【０００２】

【従来の技術】半導体装置の集積度が高くなるにつれ
て、構成要素であるトランジスタ素子の微細化が進む。
このような微細化されたトランジスタ素子の信頼性を保
証するため、および信号振幅を小さくして信号線の充放
電電流を低減し、これにより消費電流を低減するため、
外部電源電圧を低くするためのオンチップの電圧変換回
路を設け、内部回路をこの電圧変換回路により生成され
た外部電源電圧より低い電圧で駆動することが行なわれ
ることがある。

【０００３】このような電圧変換回路を有する半導体装
置の典型例として、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）がある。ＤＲＡＭの場合、その高
速動作、素子の信頼性および低消費電流の観点から、で
きるだけ動作電源電圧を低くするのが望ましい。しかし
ながら、システム電源電圧を決定するプロセサ等のロジ
ックは、ＤＲＡＭに比べてその集積度が低く、したがっ
て、ロジックの電源電圧は、ＤＲＡＭの動作電源電圧に
まで低くすることはできない。また、ＤＲＡＭは、前世
代との互換性をも維持する必要がある。このため、高い
システム電源電圧をＤＲＡＭ内部で降圧して、このシス
テム電源電圧よりも低い内部動作電源電圧を生成してＤ
ＲＡＭの内部回路を駆動することが行なわれる。

【０００４】図１１は、ＤＲＡＭにおいて一般に用いら
れている従来の内部降圧回路の構成を概略的に示す図で
ある。図１１において、内部降圧回路ＶＤＣは、外部電
源ノードＥＸに印加される外部電源電圧ＶＣＥと接地電
圧とを受け、所定の電圧レベルの基準電圧Ｖｒｅｆを発
生する基準電圧発生回路ＲＶＧと、内部電源線ＩＶＬ上
の内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆを比較する比
較器ＣＭＰと、外部電源ノードＥＸと内部電源線ＩＶＬ
の間に接続されかつそのゲートに比較器ＣＭＰの出力信
号を受けるｐチャネルＭＯＳトランジスタで構成される
電流ドライブトランジスタＤＴを含む。この内部電源線
ＩＶＬ上の内部電源電圧ＶＣＩを一方動作電源電圧とし
て負荷回路ＬＣが動作する。次に、この図１１に示す内
部降圧回路ＶＤＣの動作について説明する。

【０００５】内部電源線ＩＶＬ上の内部電源電圧ＶＣＩ
が基準電圧Ｖｒｅｆよりも高い場合には、比較器ＣＭＰ
の出力信号がハイレベルとなり、電流ドライブトランジ
スタＤＴのコンダクタンスが小さくなり、外部電源ノー
ドＥＸから内部電源線ＩＶＬへの電流の供給が低減され
るかまたは停止される。

【０００６】一方、内部電源電圧ＶＣＩが基準電圧Ｖｒ
ｅｆよりも低い場合には、比較器ＣＭＰの出力信号がＬ
レベルとなり、電流ドライブトランジスタＤＴのコンダ
クタンスが大きくなり、外部電源ノードＥＸから内部電
源線ＩＶＬへ電流を供給し、内部電源電圧ＶＣＩの電圧
レベルを上昇させる。この比較器ＣＭＰは差動増幅回路
で通常構成されており、内部電源電圧ＶＣＩと基準電圧
Ｖｒｅｆの差を差動的に増幅している。したがって、こ
の電流ドライブトランジスタＤＴが、内部電源電圧ＶＣ
Ｉと基準電圧Ｖｒｅｆの差に応じて外部電源ノードＥＸ
から内部電源線ＩＶＬへ電流を供給することにより、内
部電源電圧ＶＣＩは、ほぼ基準電圧Ｖｒｅｆの電圧レベ
ルに保持される。

【０００７】負荷回路ＬＣが動作し、内部電源線ＩＶＬ
の電流を消費し、内部電源電圧ＶＣＩが低下するときに
は、比較器ＣＭＰの出力信号の電圧レベルが低下し、電
流ドライブトランジスタＤＴが大きな電流を外部電源ノ
ードＥＸから内部電源線ＩＶＬへ供給して、この内部電
源電圧ＶＣＩを元のレベルに復帰させる。

【０００８】この電流ドライブトランジスタＤＴおよび
比較器ＣＭＰのフィードバックグループを利用すること
により、安定に外部電源電圧ＶＣＩよりも電圧レベルの
低い内部電源電圧ＶＣＩを生成して内部回路（負荷回路
ＬＣ）を動作させることができる。

【０００９】

【発明が解決しようとする課題】電流ドライブトランジ
スタＤＴは、外部電源ノードＥＸと内部電源線ＩＶＬの
間の抵抗成分として作用する。したがって、負荷回路Ｌ
Ｃが動作し、内部電源線ＩＶＬ上の電流を消費した場
合、この消費電流による内部電源電圧ＶＣＩの電圧低下
を高速で補償して、元の電圧レベルへとこの内部電源電
圧を復帰させるためには、この電源ドライブトランジス
タＤＴは、負荷回路ＬＣの動作時の消費電流以上の電流
を供給する必要がある。このため、この電流ドライブト
ランジスタＤＴは、そのゲート幅Ｗ（またはゲート幅と
ゲート長の比Ｗ／Ｌ）が大きくされて、その電流駆動力
は十分大きくされる。したがって、電流ドライブトラン
ジスタは比較的大きな面積を占有する。

【００１０】また、負荷回路ＬＣの動作速度が速くな
り、消費電流が増大すると、内部電源線ＩＶＬに流れる
電流が増加する。消費電流Ｉは、動作周波数をｆ、駆動
すべき負荷容量をＣｅ、負荷容量Ｃｅの電極の電圧振幅
をＶとすると、Ｉ＝ｆ・Ｃｅ・Ｖで与えられる。したが
って、動作周波数が高くなれば、内部電源線ＩＶＬに流
れる平均電流が増加する。

【００１１】この状態において、内部降圧回路ＶＤＣと
負荷回路ＬＣの間の距離が長く、その間の内部電源線Ｉ
ＶＬの長さも長くなると、この内部電源線ＩＶＬの配線
抵抗による電圧降下が無視できなくなる。この負荷回路
ＬＣは、平均的にこの内部電源電圧ＶＣＩよりも低下し
た電圧を一方動作電源電圧として動作することになるた
め、負荷回路ＬＣの動作特性を保証することができず、
回路動作が不安定となるという問題が生じる。

【００１２】図１２は、従来の内部降圧回路の他の構成
を示す図である。この図１２に示す内部降圧回路ＶＤＣ
においては、内部電源線ＩＶＬ上の内部電源電圧ＶＣＩ
をその抵抗分割によりレベルシフトするレベルシフト回
路ＬＳが設けられる。レベルシフト回路ＬＳの出力電圧
ＬＶは、電流ドライブトランジスタＤＴを駆動する比較
器ＣＭＰの正入力へ与えられる。比較器ＣＭＰの負入力
へ基準電圧Ｖｒｅｆが与えられる。電流ドライブトラン
ジスタＤＴおよび負荷回路ＬＣは図１１に示す構成と同
じである。

【００１３】レベルシフト回路ＬＳは、内部電源線ＩＶ
Ｌと接地ノードの間に直列に接続される抵抗素子Ｒ１，
ｒ１，ｒ２およびＲ２と、抵抗素子ｒ１およびｒ２とそ
れぞれ並列に接続される溶断可能なリンク素子Ｆ１およ
びＦ２を含む。抵抗素子Ｒ１およびＲ２は、このレベル
シフト回路ＬＳにおける消費電流を低減するために比較
的大きな抵抗値を有する。

【００１４】リンク素子Ｆ１およびＦ２が導通状態のと
きには、抵抗素子ｒ１およびｒ２が各々短絡され、この
レベルシフト回路ＬＳは、抵抗素子Ｒ１およびＲ２によ
る抵抗分割回路となる。このときには、比較器ＣＭＰへ
は、次式で示されるシフト電圧ＬＶが与えられる。

【００１５】ＬＶ＝ＶＣＩ・Ｒ２／（Ｒ１＋Ｒ２） 今、リンク素子Ｆ１を溶断すると、抵抗素子ｒ１が抵抗
素子Ｒ１に直列に接続される。したがって、この状態に
おいては、シフト電圧ＬＶは、次式で与えられる。

【００１６】ＬＶ＝ＶＣＩ・Ｒ２／（Ｒ１＋Ｒ２＋ｒ
１） すなわち、このリンク素子Ｆ１を溶断すると、シフト電
圧ＬＶの電圧レベルが低下する。一方、逆に、リンク素
子Ｆ２を溶断すると、抵抗素子ｒ２が抵抗素子Ｒ２と直
列に接続される。この場合においては、次式で示される
シフト電圧ＬＶが得られる。

【００１７】ＬＶ＝ＶＣＩ・（Ｒ２＋ｒ２）／（Ｒ１＋
Ｒ２） すなわち、このリンク素子Ｆ２を溶断すれば、シフト電
圧ＬＶの電圧レベルを上昇させることができる。比較器
ＣＭＰは、このシフト電圧ＬＶと基準電圧Ｖｒｅｆとを
比較している。したがって、この図１２に示す内部降圧
回路ＶＤＣの構成においては、基準電圧Ｖｒｅｆとシフ
ト電圧ＬＶの電圧レベルが同じとなるようにフィードバ
ック制御が行なわれる（比較器ＣＭＰと電流ドライブト
ランジスタＤＴの動作）。

【００１８】このリンク素子Ｆ１およびＦ２を選択的に
溶断することにより、内部電源電圧ＶＣＩの電圧レベル
を調整することができる。このレベルシフト回路ＬＳを
用いることにより、比較器ＣＭＰを、最も感度のよい領
域で動作させることができ、比較器ＣＭＰおよび電流ド
ライブトランジスタＤＴからなるフィードバックループ
の応答特性を改善することができ、内部電源電圧ＶＣＩ
を所定の電圧レベルに安定に保持することができる。

【００１９】しかしながら、内部降圧回路ＶＤＣの構成
において、レベルシフト回路ＬＳにおいてはリンク素子
Ｆ１およびＦ２が設けられている。リンク素子Ｆ１およ
びＦ２の占有面積は比較的大きい（溶断時他の素子の短
絡を防止するためおよび溶断時他の部分が誤って溶断さ
れるのを防止するため）。したがって、このレベルシフ
ト回路ＬＳの占有面積は大きい。

【００２０】近年、ＤＲＡＭの動作速度および集積度は
ますます改善されており、したがって、このような内部
降圧回路を面積増加および電圧降下を生じさせないよう
に効率的に配置することが必要となる。

【００２１】また、このような内部降圧回路と同様の機
能を備える電圧変換回路を有する半導体装置において
も、同様、高集積化が進めば、同様の問題が生じる。

【００２２】それゆえ、この発明の目的は、チップ面積
を増加させることなく面積効率よく配置された内部降圧
回路を備える半導体装置を提供することである。

【００２３】この発明の他の目的は、チップ面積を増加
させることなく各回路部に対し安定に一定電圧レベルの
電源電圧を供給することができるように配置された内部
降圧回路を備える半導体装置を提供することである。

【００２４】

【課題を解決するための手段】請求項１に係る半導体装
置は、半導体装置のチップ配置領域の周辺部に配置さ
れ、常時動作して外部電源電圧を降圧して内部電源線上
に内部電源電圧を生成するスタンバイ降圧回路と、この
スタンバイ降圧回路の配置領域と異なる領域に配置さ
れ、アクティブサイクル時に活性化されて外部電源電圧
を降圧して内部電源電圧を内部電源線上に生成する少な
くとも１つのアクティブ降圧回路とを備える。

【００２５】請求項２に係る半導体装置は、請求項１の
装置が、さらに、アクティブ降圧回路近傍に配置され、
アクティブサイクル時このアクティブ降圧回路からの内
部電源電圧を一方動作電源電圧として受けて動作し、外
部から与えられる制御信号を受けて内部制御信号を生成
する中央制御回路を備える。

【００２６】請求項３に係る半導体装置は、請求項１の
装置が、さらに、行列状に配列される複数のメモリセル
を有するメモリアレイと、外部からの制御信号に従って
このメモリアレイのメモリセル列の選択に関連する動作
を制御する列系制御回路を備える。この列系制御回路
は、アクティブ降圧回路近傍に配置され、活性化時この
アクティブ降圧回路からの内部電源電圧を一方動作電源
電圧として動作する。

【００２７】請求項４に係る半導体装置は、請求項１な
いし３のいずれかの装置が、スタンバイ降圧回路が配置
される周辺部の領域に配置され、基準電圧を生成する基
準電圧発生回路をさらに備える。アクティブ降圧回路お
よびスタンバイ降圧回路の各々は、この基準電圧発生回
路からの基準電圧と内部電源線上の内部電源電圧に対応
する電圧を比較し、その比較結果に従って外部電源電圧
が供給されるノードから内部電源線へ電流を供給する内
部電圧調整回路を備える。

【００２８】請求項５に係る半導体装置は、請求項１の
半導体装置配置領域が、第１の方向に沿って延在しかつ
この第１の方向と直交する第２の方向に関して中央部に
配置される第１の中央領域と、この第２の方向に沿って
延在しかつ第１の方向についての中央に配置される第２
の中央領域とにより４つの領域に分割される。スタンバ
イ降圧回路はこの第１の中央領域の周辺部に配置されか
つアクティブ降圧回路は、少なくとも第２の中央領域に
配置される。

【００２９】請求項６に係る半導体装置は、請求項１な
いし５の装置において、アクティブ降圧回路が複数個設
けられる。

【００３０】請求項７に係る半導体装置は、請求項５の
少なくとも１つのアクティブ降圧回路が、第１の中央領
域の第２の中央領域に関して周辺部領域と対向する位置
に配置されるアクティブ降圧回路を含む。

【００３１】請求項８に係る半導体装置は、請求項１な
いし７のいずれかの装置が、さらに、スタンバイ降圧回
路およびアクティブ降圧と回路各々に対応してかつ各近
傍に配置され、外部電源電圧を受けて対応の降圧回路
へ、この受けた外部電源電圧を供給する電源パッドをさ
らに備える。

【００３２】請求項９に係る半導体装置は、半導体チッ
プ上の半導体装置配置領域の周辺部の第１の領域に配置
され、基準電圧を発生する基準電圧発生回路と、この第
１の領域と異なる第２の領域に配置され、各々が対応の
内部電源線上に内部電源電圧を生成する複数の駆動回路
を備える。これら複数の駆動回路の各々が、対応の内部
電源線上の電圧をレベルシフトするそのレベルシフト量
が調整可能な可変レベルシフト回路と、このレベルシフ
ト回路の出力電圧と基準電圧発生回路からの基準電圧と
を比較し、その比較結果に従って外部電源電圧印加ノー
ドから対応の内部電源線へ電流を供給する内部電圧調整
回路とを含む。

【００３３】請求項９に係る半導体装置は、さらに、こ
の第１の領域に配置され、かつ複数の駆動回路の各々に
共通に結合され、これら複数の駆動回路の各々の可変レ
ベルシフト回路のレベルシフト量を設定するチューニン
グ回路を備える。

【００３４】請求項１０に係る半導体装置は、請求項９
のレベルシフト回路の各々が、対応の内部電源線上の電
圧を抵抗素子によりレベルダウンして出力する抵抗回路
を含む。チューニング回路は、溶断可能なリンク素子の
プログラムにより各抵抗回路の抵抗素子の抵抗値を調整
するヒューズプログラマブル回路を含む。

【００３５】請求項１１に係る半導体装置は、請求項９
または１０の半導体チップが、第１の方向に沿って延在
しかつ第２の方向についての中央に位置する第１の中央
領域と、この第２の方向に沿って延在しかつ第１の方向
についての中央に位置する第２の中央領域とにより４つ
の領域に分割される。第１の領域はこの第１の中央領域
の周辺部に配置されかつ駆動回路は少なくとも第２の中
央領域に配置される。

【００３６】請求項１２に係る半導体装置は、請求項９
の装置において、外部電源電圧印加パッドが各駆動回路
に対応してかつ対応の駆動回路近傍に配置される。

【００３７】請求項１３に係る半導体装置は、請求項９
の複数の駆動回路が、第１の中央領域の第２の中央領域
に関して第１の領域と対向する領域に配置される駆動回
路を含む。

【００３８】請求項１に係る半導体装置において、スタ
ンバイ時およびアクティブ際時動作する降圧回路を面積
的に余裕のある周辺部に配置することにより、このスタ
ンバイ降圧回路が他の回路のレイアウトに影響を及ぼす
ことはなく、このスタンバイ降圧回路によるチップ面積
の増大を抑制することができる。また、スタンバイ降圧
回路およびアクティブ降圧回路を別々に配置することに
より、アクティブ降圧回路を電流消費の大きい回路近傍
に配置することにより安定に電圧降下を伴うことなく内
部電源電圧を供給できる。すなわち、降圧回路全体とし
ての最適レイアウトを実現することができる。

【００３９】請求項２に係る半導体装置においては、消
費電流の比較的大きな中央制御回路に近接して駆動力の
大きなアクティブ降圧回路を配置しており、十分に高速
に応答して中央制御回路動作時における消費電流を供給
することができる。また、中央制御回路とアクティブ降
圧回路との間の距離が短く、内部電源線の配線抵抗によ
る電圧降下はほとんど生じず、安定に一定電圧レベルの
内部電源電圧を中央制御回路へ供給することができる。

【００４０】請求項３に係る半導体装置においては、消
費電流の比較的大きな列系制御回路近傍に駆動力の大き
なアクティブ降圧回路を配置しており、この列系制御回
路動作時、高速に応答して、電流を供給することがで
き、また、の列系制御回路とアクティブ内部電源線の抵
抗により電圧降下はほとんど生じず、安定に一定の電圧
レベルの内部電源電圧を列系制御回路へ供給することが
できる。

【００４１】請求項４に係る半導体装置においては、基
準電圧発生回路が周辺部領域に配置されており、この基
準電圧発生回路からの基準電圧がアクティブ降圧回路お
よびスタンバイ降圧回路へ供給されており、したがっ
て、比較的大きな面積を必要とする基準電圧発生回路を
面積的に余裕のある周辺部領域に配置することにより、
この基準電圧発生回路による面積増加を抑制することが
できる。

【００４２】請求項５に係る半導体装置において、スタ
ンバイ降圧回路を第１の中央領域周辺部に配置しかつア
クティブ降圧回路を第２の中央領域に配置しており、第
２の中央領域両側の回路に対しこれらの回路動作時高速
に応答して電流をアクティブ降圧回路から各回路へ供給
することができる。また、アクティブ降圧回路と第２の
中央領域に面して配置される回路との距離は短く、内部
電源線の配線抵抗による電圧降下はほとんど生じず、安
定に一定の電圧レベルの内部電源電圧を各回路に供給す
ることができる。

【００４３】請求項６に係る半導体装置においては、ア
クティブ降圧回路が複数個設けられており、消費電流の
大きな回路に対応してアクティブ降圧回路を配置するこ
とにより、これらの消費電流の大きな回路へ安定にかつ
高速に応答して電流を供給することができる。

【００４４】請求項７に係る半導体装置においては、周
辺部領域と対向する第１の中央領域内の部分にアクティ
ブ降圧回路を配置しており、この部分の近傍の回路に対
しても安定に一定電圧レベルの内部電源電圧を供給する
ことができる。

【００４５】請求項８に係る半導体装置においては、各
降圧回路近傍に外部電源電圧を受ける電源パッドを配置
しており、各降圧回路に対する外部電源線のインピーダ
ンスを低減することができ、安定に外部電源電圧を各降
圧回路へ供給することができる。また、１つの降圧回路
動作時の外部電源電圧に対するノイズが他の降圧回路の
外部電源電圧へ影響を及ぼすのが防止できる。さらに、
電流パッドと電流を消費する回路との距離が短く、電流
パッドと回路との間の電源電圧降下量は極めて小さく、
安定に所望のレベルの電源電圧を電流消費回路へ供給す
ることができる。

【００４６】請求項９に係る半導体装置においては、複
数の駆動回路に共通に基準電圧発生回路およびチューニ
ング回路が設けられる。これらの比較的占有面積の大き
な基準電圧発生回路およびチューニング回路を面積的に
余裕のある周辺部に配置することにより、これらのチュ
ーニング回路および基準電圧発生回路の配置によるチッ
プ面積の増加は抑制できる。また、降圧回路としては、
駆動回路のみを必要な領域に配置することにより、降圧
回路全体としての占有面積を低減することができる。

【００４７】請求項１０に係る半導体装置においては、
レベルシフト回路が、抵抗素子によるレベルダウン回路
であり、チューニング回路は、リンク素子のプログラム
により、抵抗値設定信号を発生しており、比較的面積的
に余裕のある周辺部においてヒューズプログラマブル回
路を配置することにより、余裕をもってヒューズ素子を
配置することができ、正確な、ヒューズ素子のプログラ
ムが可能となる。また、周辺部にヒューズプログラマブ
ル回路を配置しており、このヒューズプログラマブルの
プログラム時における溶断ヒューズが他回路へ飛散し
て、他回路へ悪影響を及ぼすのを防止することができ
る。

【００４８】請求項１１に係る半導体装置においては、
第１の中央領域の周辺部に基準電圧発生回路およびチュ
ーニング回路を配置し、第２の領域に駆動回路を配置し
ており、中央領域にこれらの回路を配置することによ
り、基準電圧発生回路およびチューニング回路からの電
圧信号を、直線的な配線により、各駆動回路へ伝達する
ことができる。また、駆動回路は、第２の中央領域に配
置されており、この駆動回路両側の配置される回路に対
しその距離が短いため、配線抵抗の影響を受けることな
く、高速に応答して電圧降下を伴うことなく安定に一定
の電圧レベルの内部電源電圧を供給することができる。

【００４９】請求項１２に係る半導体装置においては、
各駆動回路近傍に外部からの電源電圧を受ける電源パッ
ドが配置されており、各駆動回路の外部電源線のインピ
ーダンスを低減することができ、電源線のノイズを低減
することができる。また、パッドを別々に設けることに
より、１つの駆動回路動作時において外部電源電圧にノ
イズが発生しても、他の駆動回路の外部電源ノードに対
するノイズの伝搬は防止される。また、電源パッドから
電流を消費する回路までの距離は短く、その間の電圧降
下量は極めて小さく、安定に所望のレベルの内部電源電
圧を電流消費回路へ供給できる。

【００５０】請求項１３に係る半導体装置において、複
数の駆動回路が、第１の中央領域の、基準電圧発生回路
およびチューニング回路が配置されている領域と対向す
る領域に配置される駆動回路を含んでおり、この領域近
傍に配置された回路に対しても、安定に内部電源電圧を
供給することができる。

【００５１】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う半導体装置の平面レイアウトを概略的に示す図であ
る。図１において、この半導体装置は、半導体記憶装置
であり、半導体チップ１上に形成される。このチップ１
は、第２の方向についての中央部に配置され、かつ第１
の方向に沿って延在する第１の中央領域２と、第１の方
向についての中央部に配置されかつ第２の方向に沿って
延在する第２の中央領域３を含む。これらの第１の中央
領域２および第２の中央領域３より、この半導体チップ
１は、４つの領域に分割される。これらの４つの領域そ
れぞれに、各々が行列状に配置される複数のメモリセル
を有するメモリセルアレイ４ａ、４ｂ、４ｃおよび４ｄ
が配置される。これらのメモリセルアレイ４ａ〜４ｄ各
々に対し、第２の中央領域３に面して、コラム系制御回
路５ａ、５ｂ、５ｃ、および５ｄが配置される。これら
のコラム系制御回路５ａ〜５ｄの各々は、対応のメモリ
セルアレイ４ａ〜４ｄにおける列選択に関連する動作
（内部データの書込／読出を含む）を制御する。

【００５２】第１の中央領域２と第２の中央領域３両者
の中央部に、外部から与えられる制御信号およびアドレ
ス信号に従って装置外部とのデータの入出力の制御、メ
モリセルアレイ４ａ〜４ｄにおける行および列の選択を
行なうための制御信号を発生する中央制御回路が配置さ
れる中央制御回路領域６が配置される。この中央制御回
路領域６の中央制御回路は、メモリセルアレイ４ａ〜４
ｄそれぞれに対応して設けられる図示しないロウ系制御
回路の制御およびコラム系制御回路５ａ〜５ｄの制御を
行なう。この中央制御回路領域６には全アレイを制御す
るため、全アレイに対する回路が集中的に配置される。
この領域にはしたがって、配線も多く配設される。この
中央部分の必要幅によりチップサイズが決定される（ア
レイ面積は一定）。以下に示す様に、降圧回路を分散配
置することにより、中央部分の面積増大を抑制し、チッ
プサイズを低減する。

【００５３】この第１の中央領域２において、中央制御
回路領域６に隣接してメモリセルアレイ４ａおよび４ｂ
の間の領域に、入力バッファ回路領域７が設けられる。
この入力バッファ回路領域７において、外部からの制御
信号を受ける制御信号入力バッファおよび外部からのア
ドレス信号を受けるアドレス信号入力バッファなどが配
置される。また、中央制御回路領域６に隣接して、メモ
リセルアレイ４ｃおよび４ｄの間の第１の中央領域２の
部分に、メモリセルアレイ４ａ〜４ｄから読出されたデ
ータを装置外部へ出力するとともに、データ書込時外部
から与えられる書込データから内部書込データを生成す
る書込回路を含むデータ入出力回路が配置されるデータ
入出力回路領域８が配置される。

【００５４】この第１の中央領域２においては、入力バ
ッファ回路領域７、中央回路領域６およびデータ入出力
回路領域８がこの第１の中央領域２の中央部分に集中的
に配置される。中央制御回路６と入力バッファ回路領域
７内の入力バッファ回路との距離および中央制御回路領
域６とデータ入出力回路領域８の距離を短くするととも
に、この中央制御回路領域６から各メモリセルアレイ４
ａ〜４ｄへの距離をできるだけ短くする。したがって、
この第１の中央領域２においては、入力バッファ回路領
域７およびデータ入出力回路領域８の周辺部（第１の中
央領域２において入力バッファ回路領域７およびデータ
入出力回路領域８よりもチップ端部に近い領域）におい
ては、アクセス動作に必要な回路はそれほど配置されて
おらず、面積的に余裕がある。ここで、以下の説明にお
いては、「周辺部」という用語を、半導体記憶装置のア
クセスに必要とされる回路が配置されている領域よりも
チップ端部に近い領域を示しかつメモリセルアレイが形
成された領域以外の領域であり、チップ外周部およびパ
ッド間領域を含む領域を示すものとして用いる。

【００５５】この第１の中央領域２の入力バッファ回路
領域７の周辺部に、基準電圧Ｖｒｅｆを発生する基準電
圧発生回路（ＶＲＥＦ）と、スタンバイサイクル時およ
びアクティブサイクル時に動作して、内部電源電圧を生
成するスタンバイ降圧回路（ＶＤＣ）が配置されるＶＲ
ＥＦ・スタンバイＶＤＣ配置領域１０が設けられる。こ
の第１の中央領域２において、また、データ入出力回路
領域８の周辺部に、アクティブサイクル時に活性化され
て、内部電源電圧を生成するアクティブ降圧回路（ＶＤ
Ｃ）配置領域１１が設けられる。

【００５６】また、第２の中央領域３においては、コラ
ム系制御回路５ａおよび５ｃの間の領域に、アクティブ
サイクル時に活性化され、内部電源電圧を生成するアク
ティブ降圧回路配置領域１２ａが設けられ、コラム系制
御回路５ｂおよびコラム系制御回路５ｄの間の領域に、
アクティブサイクル時活性化されて内部電源電圧を生成
するアクティブ降圧回路配置領域１２ｂが設けられる。

【００５７】ＶＲＥＦ・スタンバイＶＤＣ配置領域１０
の含まれる基準電圧発生回路からの基準電圧Ｖｒｅｆ
は、アクティブ降圧回路配置領域１１、１２ａおよび１
２ｂに含まれるアクティブ降圧回路へ伝達される。この
領域１０に含まれるスタンバイ降圧回路は、スタンバイ
サイクル時、内部電源電圧を、これらのアクティブ降圧
回路配置領域１１、１２ａおよび１２ｂに含まれるアク
ティブ降圧回路に代えて各内部電源線へ伝達する。スタ
ンバイサイクル時において、この半導体記憶装置は、プ
リチャージ状態であり各信号線は所定の電圧レベルにプ
リチャージされている（ダイナミック・ランダム・アク
セス・メモリを想定している）。スタンバイサイクル時
において、この半導体記憶装置における消費電流はリー
ク電流だけであり、極めて小さく、このスタンバイ降圧
回路の電流駆動力は比較的小さくされる。また、リーク
電流による内部電源電圧の変位は極めて穏やかであり、
スタンバイ降圧回路が周辺部に配置されていても、高速
応答は要求されないため、内部電源電圧を一定レベルに
保持することができる。

【００５８】一方、領域１２ａおよび１２ｂに含まれる
アクティブ降圧回路は、コラム系制御回路５ａ、５ｃ、
５ｂおよび５ｄの動作時に内部電源電圧をこれらのコラ
ム系制御回路５ａ〜５ｄおよびコラム系回路へ供給す
る。したがってこれらにおいて、動作時比較的大きな電
流が消費されるため、アクティブ降圧回路の電流駆動力
はスタンバイ降圧回路のそれよりも十分大きくされる。
領域１１に含まれるアクティブ降圧回路は、データ入出
力回路領域８に含まれるインタフェース回路部分を除く
回路領域へ内部電源電圧を供給する。したがって、この
回路においても、高速で内部書込データの生成および読
出データを生成して出力バッファ最終段を駆動するため
に電流消費量は比較的大きくされており、この領域１１
に含まれるアクティブ降圧回路の電流駆動力も比較的大
きくされている。

【００５９】ＶＲＦ・スタンバイＶＤＣ配置領域１０の
半導体チップ１端部側に、外部からの電源電圧を受ける
電源パッド１３が配置される。アクティブ降圧回路領域
１２ａと中央制御回路領域６の間に、外部からの電源電
圧を受ける電源パッド１４ａが配置され、またアクティ
ブ降圧回路領域１２ｂと中央制御回路領域６の間に、外
部からの電源電圧を受ける電源パッド１４ｂが配置され
る。アクティブ降圧回路領域１１と半導体チップ１の端
部の間に、外部からの電源電圧を受ける電源パッド１５
が配置される。ＶＲＥＦ・スタンバイＶＤＣ領域１０の
基準電圧発生回路およびスタンバイ降圧回路は、この電
源パッド１３からの電源電圧を利用する。アクティブ降
圧回路領域１２ａに含まれるアクティブ降圧回路は、電
源パッド１４ａからの電源電圧を利用する。アクティブ
降圧回路領域１２ｂに含まれるアクティブ降圧回路は、
この電源パッド１４ｂからの電源電圧を利用する。アク
ティブ降圧回路領域１１に含まれるアクティブ降圧回路
は、電源パッド１５からの電圧を利用する。降圧回路に
近接して、電源パッドを配置することにより、電源パッ
ドから内部電源線への距離が短くなり、応じて、電源パ
ッドから電流消費回路までの距離が短くなり、電源線の
抵抗成分を小さくすることができ、電圧降下を抑制する
ことができる。

【００６０】図２は、図１に示すＶＲＥＦ・スタンバイ
降圧回路（ＶＤＣ）領域１０に含まれる基準電圧発生回
路およびスタンバイ降圧回路の構成を概略的に示す図で
ある。

【００６１】図２において、基準電圧発生回路１０ａ
は、電源パッド１３に接続される電源ノード１３ａ上の
外部電源電圧ＶＣＥと接地電圧とから一定の電圧レベル
の基準電圧Ｖｒｅｆを発生する。

【００６２】スタンバイ降圧回路１０ｂは、この基準電
圧発生回路１０ａからの基準電圧Ｖｒｅｆと内部電源線
２０上の内部電源電圧ＶＣＩとを比較する比較器１０ｂ
ａと、この比較器１０ｂａの出力信号に従って電源ノー
ド１３ｂから内部電源線２０へ電流を供給するｐチャネ
ルＭＯＳトランジスタで構成される電流ドライブトラン
ジスタ１０ｂｂを含む。電源ノード１３ｂは、電源パッ
ド１３に接続される。

【００６３】この比較器１０ｂａは、実質的に差動増幅
回路の構成を備えており、常時動作して、基準電圧Ｖｒ
ｅｆと内部電源電圧ＶＣＩとを比較する。このスタンバ
イ降圧回路１０ｂは、スタンバイサイクル時における各
回路でのリーク電流による内部電源電圧ＶＣＩの低下を
補償するだけである。ダイナミック・ランダム・アクセ
ス・メモリにおいては、スタンバイサイクル時における
電流（スタンバイ電流）は、アクティブ動作時における
電流よりも極めて小さい。したがってこの電流ドライブ
トランジスタ１０ｂｂの電流駆動力は十分小さくされ、
またスタンバイサイクル時における内部電源電圧ＶＣＩ
の急激な変化は生じないため比較器１０ｂａの応答速度
も比較的低くされる。すなわち、この比較器１０ｂａに
含まれるＭＯＳトランジスタの電流駆動力も小さくされ
る。これにより、スタンバイサイクル時においてスタン
バイ降圧回路が動作したときの消費電流の増加を抑制す
る。

【００６４】図３は、図１に示すアクティブ降圧回路領
域１１、１２ａおよび１２ｂに含まれるアクティブ降圧
回路の構成を概略的に示す図である。図３において、ア
クティブ降圧回路は、活性化時、基準電圧Ｖｒｅｆと内
部電源線２０ａ上の内部電源電圧ＶＣＩを比較し、該比
較結果を示す信号を出力する比較器２５ａと、アクティ
ブサイクル指示信号φＡに応答して活性化され、この比
較器２５ａに電流経路を形成して比較器２５ａを活性化
する電流源トランジスタ２５ｂと、比較器２５ａの出力
信号に従って電源ノード２６から内部電源線２０ａへ電
流を供給するｐチャネルＭＯＳトランジスタで構成され
る電流ドライブトランジスタ２５ｃを含む。

【００６５】この図３に示すアクティブ降圧回路の構成
において、アクティブサイクル指示信号φＡの非活性化
時（Ｌレベル）、電流源トランジスタ２５ｂは非導通状
態であり、比較器２５ａは非活性状態とされ、その出力
信号はＨレベルとなり、電流ドライブトランジスタ２５
ｃは非導通状態を維持する。したがってこの状態におい
ては、電源ノード２６から内部電源線２０ａへの電流供
給は行なわれない。動作時に内部電源線２０ａに流れる
動作電流は、スタンバイ時に流れる電流よりも極めて大
きいため、この電流ドライブトランジスタ２５ｃの電流
駆動力は十分大きくされる。また、この内部電源線２０
ａにおける動作電流により、内部電源電圧ＶＣＩが急激
に低下するのを防止するため、比較器２５ａの応答速度
が速くされており、したがって比較器２５ａの構成要素
であるＭＯＳトランジスタのサイズ（ゲート幅またはゲ
ート幅とゲート長の比）を大きくされている。したがっ
てスタンバイサイクル時において、この比較器２５ａを
常時動作させた場合、比較器２５ａにおける電流消費が
大きく、スタンバイ電流を増加させる。したがって、こ
のような比較的大きな電流駆動力を有する比較器２５ａ
において、スタンバイサイクル時、その電源ノードから
接地へ流れる電流経路を遮断することにより比較器にお
ける消費電流を低減する。活性化信号φＡは、この内部
電源線２０ａ上の電流を消費する回路の動作により規定
される。

【００６６】図４は、コラム系回路の構成の一例を示す
図である。図４において、１つのメモリアレイ（参照番
号４で代表的に示す）に対するコラム系回路を代表的に
示す。

【００６７】図４において、コラム系回路は、対応のコ
ラム系制御回路５（５ａ〜５ｄ）からのコラムデコード
イネーブル信号ＣＤＥに応答して活性化され、図示しな
いコラムアドレス信号をデコードし、アドレス指定され
た列を選択するための列選択信号ＣＳＬを発生する（活
性化する）コラムデコーダ３０ａと、コラム系制御回路
５からのプリアンプイネーブル信号ＰＡＥの活性化に応
答して活性化され、内部ＩＯバスＩＯＰ上のデータを増
幅するプリアンプ３０ｂと、コラム系制御回路５からの
ライトドライバイネーブル信号ＷＤＥの活性化に応答し
て活性化され、データ入出力回路８ａから与えられたデ
ータに従って内部ＩＯバスＩＯＰを駆動するライトドラ
イバ３０ｃを含む。プリアンプ３０ｂおよびライトドラ
イバ３０ｃはデータ入出力回路８ａに電気的に結合され
る。メモリアレイ４においては、メモリセルが行列状に
配置されており、メモリセル各列に対応してビット線対
ＢＬＰが配置される。１つのビット線対ＢＬＰに１列の
メモリセルが接続される。コラムデコーダ３０ａからの
列選択信号ＣＳＬは、各ビット線対ＢＬＰに設けられた
列選択ゲートＣＧへ与えられる。列選択ゲートＣＧは対
応の列選択信号ＣＳＬが活性状態のとき導通し、対応の
ビット線対ＢＬＰを内部ＩＯバスＩＯＰへ接続する。デ
ータ入出力回路８ａのデータ入出力タイミングは、中央
制御回路６ａからの制御信号により決定される。

【００６８】これらのコラム系回路は、ＤＲＡＭの場
合、コラムアドレスストローブ信号／ＣＡＳの活性化に
従って活性化／非活性化される。ただし、ライトドライ
バイネーブル信号ＷＤＥは、コラムアドレスストローブ
信号／ＣＡＳとライトイネーブル信号／ＷＥがともに活
性状態のときに活性化される。

【００６９】したがって、図３に示すアクティブ降圧回
路が、コラム系制御回路５に対して内部電源電圧ＶＣＩ
を供給する場合には、このアクティブサイクル指示信号
φＡとして、コラムアドレスストローブ信号／ＣＡＳの
反転信号を利用することができる（コラムアドレススト
ローブ信号／ＣＡＳは活性化時Ｌレベル）。

【００７０】またこれに代えて、ＤＲＡＭがメモリサイ
クルに入る、すなわち行選択動作を行なうときに、この
アクティブ降圧回路を活性化する場合には、周知のロウ
アドレスストローブ信号／ＲＡＳの反転信号を利用する
ことができる。コラム系回路は、ロウアドレスストロー
ブ信号／ＲＡＳに従って動作する回路（ＲＡＳ系回路）
の動作完了後活性化される（コラムインターロック期間
が完了した後）。したがって、このコラム系制御回路５
に内部電源電圧ＶＣＩを供給するアクティブ降圧回路の
活性化指示信号としてロウアドレスストローブ信号／Ｒ
ＡＳを用いてもよいが、このコラムインターロック期間
（列選択動作が禁止される期間）に比較器２５ａにおけ
る消費電流が増加するため、活性化指示信号φＡとし
て、コラムアドレスストローブ信号／ＣＡＳを利用する
のが好ましい。

【００７１】［電源線の配置］図５はこの発明の実施の
形態１における内部電源線の配置を概略的に示す図であ
る。図５において、基準電圧発生回路１０ａからの基準
電圧Ｖｒｅｆは、ループ状に第１の中央領域に配置され
る配線４５ａおよび４５ｂにより伝達される。内部配線
４５ａからアクティブ降圧回路１２ａａ（アクティブ降
圧回路領域１２ａに含まれる）へ基準電圧Ｖｒｅｆが与
えられる。内部配線４５ｂからアクティブ降圧回路１２
ｂａ（領域１２ｂに含まれる）基準電圧Ｖｒｅｆが与え
られる。アクティブ降圧回路１１ａ（アクティブ降圧回
路領域１１に含まれる）に対しては、内部配線４５ａお
よび４５ｂを介して基準電圧Ｖｒｅｆが伝達される。最
も遠いアクティブ降圧回路１１ａに対し、内部配線４５
ａおよび４５ｂ両者を用いて基準電圧Ｖｒｅｆを伝達す
るこにとより、安定にこの遠方のアクティブ降圧回路１
１ａに基準電圧Ｖｒｅｆを伝達することができる。

【００７２】スタンバイ降圧回路１０ｂ（領域１０に含
まれる）からの内部電圧ＶＣＩは、基準電圧伝達用配線
４５ａ，４５ｂと同様に、第１の中央領域に中央制御回
路６ａおよびデータ入出力回路８ａを囲むようにループ
状に配設される内部電源線４０ａ、４０ｂ、４０ｃ、４
１ｃ、４１ｂおよび４１ａにより伝達される。コラム系
制御回路５ａに対して設けられた内部電源線４２ａは、
内部電源線４０ａおよび４０ｂに接続される。コラム制
御回路５ｂに対して設けられた内部電源線４３ａは、内
部電源線４１ａおよび４１ｂに接続される。コラム系制
御回路５ｃに対して設けられた内部電源線４２ｂへは、
内部電源線４０ｂおよび４０ｃが接続される。コラム系
制御回路５ｄに対して設けられた内部電源線４３ｂは、
内部電源線４１ｂおよび４１ｃに接続される。内部電源
線４０ｃおよび４１ｃの間の内部電源線４４へは、アク
ティブ降圧回路１１ａから内部電源電圧が供給される。
データ入出力回路８ａは、内部電源線４０ｃ、４１ｃお
よび４４上の内部電源電圧を動作電源電圧として動作す
る。

【００７３】アクティブ降圧回路１２ａａは、内部電源
線４２ａおよび４２ｂへ内部電源電圧を供給する。アク
ティブ降圧回路１２ｂａは内部電源線４３ａおよび４３
ｂへ内部電源電圧を供給する。中央制御回路６ａは、内
部電源線４０ｂおよび４１ｂ上の電源電圧を、動作電源
電圧として動作する。

【００７４】中央制御回路６ａの動作時において、内部
電源線４０ｂおよび４１ｂ上の電流が消費された場合、
アクティブ降圧回路１２ａａおよび１２ｂａにより電流
が供給される。この中央制御回路６ａに対し両側の内部
電源線４０ｂおよび４１ｂからの動作電源電圧を供給す
るこにとより、この中央制御回路６ａの動作電源電圧伝
達線が強化されて、安定に中央制御回路６ａへ電源電圧
を供給する。この場合、特に、電源パッド１４ａおよび
１４ｂが中央制御回路６ａに近接して配設されており、
この電源パッド１４ａおよび１４ｂから中央制御回路６
ａの電流消費回路までの内部電源線の距離は短く、この
間の抵抗値を小さくすることで、電圧降下を十分に抑制
することができ、また別々のパッド１４ａおよび１４ｂ
から安定に電流を供給することができる。

【００７５】各コラム系制御回路５ａ〜５ｄにおいて
も、アクティブ降圧回路１２ａａおよび１２ｂａは、近
接して配設された電源パッド１４ａおよび１４ｂから電
流を供給されて内部電源線４２ａ，４２ｂおよび４３
ａ，４２ｂ上に所定の電圧レベルの内部電源電圧を生成
している。したがって、これらのコラム系制御回路５ａ
〜５ｄにおいても、電流消費回路と、対応の電源パッド
１４ａまたは１４ｂの間の距離が短く、この内部電源線
の抵抗は小さくすることができ、安定にこれらのコラム
系制御回路５ａ〜５ｄへ一定の電圧レベルの内部電源電
圧を供給することができる。

【００７６】データ入出力回路８ａは、内部電源線４０
ｃ，４１ｃおよび４４上の電源電圧を動作電源電圧とし
て動作している。この内部電源線４０ｃ，４１ｃおよび
４４上の電源電圧が、データ入出力回路８ａの動作によ
り変化した場合、アクティブ降圧回路１１ａがこの変化
を検知して、もとの電源電圧レベルに復帰させる。この
場合においても、アクティブ降圧回路１１ａ近傍に配置
された電源パッド１５からデータ入出力回路８ａまでの
距離は短く、電源線における配線抵抗による電圧降下は
十分に抑制される。

【００７７】また、各回路領域近傍にアクティブ降圧回
路１２ａａおよび１２ｂａおよび１１ａを配設している
ため、対応の回路動作時において電流が消費された場
合、対応のアクティブ降圧回路近傍の内部電源線の電圧
が低下するため、近傍に設けられたアクティブ降圧回路
がこの電圧低下に応答して動作して元の電源電圧レベル
へ復帰させる。したがって、このようにループ状に内部
電源線を相互接続する場合においても、１つの回路部分
の動作が他の回路部分の電源電圧に影響を及ぼすのを抑
制することができる。特に、コラム系制御回路５ａ〜５
ｄに対して、それぞれこのスタンバイ降圧回路１０ｂと
アクティブ降圧回路１１ａ間にループ状に第１の中央領
域に配設される内部電源線４０ａ〜４０ｃおよび４１ｃ
〜４４から枝分かれして内部電源線４２ａ，４２ｂおよ
び４３ａ，４３ｂが配設されており、このスタンバイ降
圧回路１０ｂとアクティブ降圧回路１１ａの間のループ
状の内部電源線４０ａ〜４０ｃおよび４１ａ〜４１ｃお
よび４４の配線幅を太くしておけば、これらの内部電源
線４２ａ，４２ｂ，４３ａおよび４３ｂの電源ノイズ
が、ループ状のインピーダンスが十分低くされた内部電
源線４０ａ〜４０ｃおよび４１ａ〜４１ｃおよび４４に
より吸収され、他回路へ電源ノイズが伝達されるのを防
止することができる。

【００７８】また、各アクティブ降圧回路１２ａａ，１
２ｂａおよび１１ａそれぞれに対応して、電源パッドを
配置しているため、個々のアクティブ降圧回路の外部電
源線のインピーダンスは極めて小さくされ、この電源電
圧に対するノイズが生じるのが十分に抑制される。ま
た、アクティブ降圧回路１２ａａ，１２ｂａおよび１１
ａの動作時において、それぞれの動作が外部電源電圧に
対し変動を及ぼしても、他のアクティブ降圧回路へこの
外部電源電圧ノイズが伝達されるのを抑制することがで
きる。

【００７９】中央制御回路６ａの動作時において、内部
電源線４２ａ，４２ｂおよび４３ａ，４３ｂを介して電
流が内部電源線４０ｂおよび４１ｂへ供給される。この
場合、内部電源線４２ａ，４２ｂ，４３ａおよび４３ｂ
の電源電圧レベルが変動することが考えられる。しかし
ながら、この場合、中央制御回路６ａの制御の下にコラ
ム系制御回路５ａ〜５ｄが動作する。したがって、この
中央制御回路６ａの動作後にコラム系制御回路５ａ〜５
ｄが動作するため、この中央制御回路６ａの動作による
内部電源線４２ａ，４２ｂ，４３ａ，４３ｂの電源変動
が、コラム系制御回路５ａ〜５ｄに対し悪影響を及ぼす
のを無視することができる。このとき、電源パッド１４
ａおよび１４ｂが中央制御回路６ａに近接して配置され
ており、アクティブ降圧回路１２ａａおよび１２ｂａ
は、電圧降下をもたらすことなく高速で内部電源線４０
ｂおよび４１ｂへ電流を供給することができ、高速でこ
の内部電源線４０ｂおよび４１ｂ上の電源電圧を元の電
圧レベルに復帰させることができる。

【００８０】データ入出力回路８ａの動作時において、
アクティブ降圧回路１１ａがこの内部電源線４０ｃおよ
び４１ｃの電圧の変化を検出して、内部電源線４０ｃお
よび４１ｃへ内部電源線４４を介して電流を供給し、元
の電圧レベルに復帰させる。この場合においても、デー
タ入出力回路８ａの配置領域と、アクティブ降圧回路１
２ａａおよび１２ｂａの間の配置の距離が長ければ、内
部電源線によるＲＣ遅延により、急激な変化はフィルタ
処理されて、アクティブ降圧回路１２ａａおよび１２ｂ
ａにより十分これらの内部電源線４０ａ，４０ｂ，４３
ａ，４３ｂに対する電圧変動は補償される。この内部電
源線４０ｃおよび４１ｃおよび４４上のデータ入出力回
路８ａの動作による電圧変化は、その近傍に設けられた
アクティブ降圧回路１１ａによる高速応答により電流が
供給されて他回路に対する悪影響を及ぼす前に十分に補
償され、元の電圧レベルに復帰させることができる。

【００８１】したがって、このような図５に示すように
ループ状に内部電源線を配設し、各回路の内部電源線を
相互接続しても、各回路動作時において、１つの回路動
作が、他回路に対する内部電源電圧レベルに悪影響を及
ぼすのを防止することができる。この場合、このループ
状に配設される内部電源線の線幅を十分太くしておけ
ば、特にこのような問題は解消される。

【００８２】基準電圧Ｖｒｅｆは、内部配線４５ａおよ
び４５ｂを介して各アクティブ降圧回路１２ａ，１２ｂ
および１１ａに伝達されている。この場合、内部電源線
と基準電圧伝達用の内部配線とを別の配線層とすること
により、配線占有面積を増加することなくこの基準電圧
発生回路１０ａおよびスタンバイ降圧回路１０ｂから基
準電圧Ｖｒｅｆおよび内部電源電圧ＶＣＩをそれぞれ供
給することができる。

【００８３】［電源線の配置２］図６は、この発明の実
施の形態１の内部電源線の第２の配置を示す図である。
図６に示す構成においては、第１の中央領域２の周辺部
領域に、２つのスタンバイ降圧回路（ＶＤＣ）１０ｂａ
および１０ｂｂが設けられる。これらのスタンバイ降圧
回路１０ｂａおよび１０ｂｂに対しては、基準電圧発生
回路（ＶＲＥＦ）１０ａからの基準電圧Ｖｒｅｆが共通
に与えられる。スタンバイ降圧回路１０ｂａからの内部
電源電圧ＶＣＩは、内部電源線５０ａを介してコラム系
制御回路５ａおよび５ｃそれぞれに対応して設けられる
内部電源線４２ａおよび４２ｂに伝達される。スタンバ
イ降圧回路１０ｂｂからの内部電源電圧ＶＣＩは、内部
電源線５０ｃを介してコラム系制御回路５ｂおよび５ｄ
それぞれに対して設けられる内部電源線４３ａおよび４
３ｂに伝達される。

【００８４】内部電源線４２ａおよび４２ｂの間には、
アクティブ降圧回路１２ａａが設けられ、このアクティ
ブ降圧回路１２ａａに近接して、電源パッド１４ａが配
置される。内部電源線４３ａおよび４３ｂの間に、アク
ティブ降圧回路１２ｂａが設けられ、このアクティブ降
圧回路１２ｂａに近接して、電源パッド１４ｂが配置さ
れる。

【００８５】中央制御回路６ａは、内部電源線５０ａお
よび５０ｃから内部電源電圧を供給される。スタンバイ
降圧回路１０ｂａおよび１０ｂｂはさらに、それぞれ電
源線５０ｂおよび５０ｄを介してスタンバイ時に内部電
源電圧を伝達する。内部電源線５０ｂおよび５０ｄは、
第２の中央領域２の他方側に配置されたアクティブ降圧
回路１１ａの近傍において、相互接続される。データ入
出力回路８ａは、この内部電源線５０ｂおよび５０ｄを
介して内部電源電圧が供給される。アクティブ降圧回路
１１ａは、アクティブサイクル時電源線５０ｂおよび５
０ｄへ電流を供給して、データ入出力回路８ａに対する
電源電圧を安定化する。

【００８６】基準電圧発生回路１０ａからの基準電圧Ｖ
ｒｅｆは、内部配線５２ａを介してアクティブ降圧回路
１２ａａへ伝達され、また内部配線５２ｂを介してアク
ティブ降圧回路１２ｂａへ供給される。さらに、この基
準電圧Ｖｒｅｆは、内部配線５２ａおよび５２ｂを介し
てアクティブ降圧回路１１ａに伝達される。

【００８７】この図６に示す電源線の配置においては、
コラム系制御回路５ａおよび５ｃに対してスタンバイ降
圧回路１０ｂａが設けられ、コラム系制御回路５ｂおよ
び５ｄに対しては、スタンバイ降圧回路１０ｂｂか設け
られる。このスタンバイ降圧回路１０ｂａおよび１０ｂ
ｂの内部電源線を互いに独立な別系統とすることによ
り、コラム系制御回路５ａおよび５ｃの動作時に、コラ
ム系制御回路５ｂおよび５ｄに対して設けられた内部電
源線４３ａおよび４３ｂの内部電源電圧に悪影響を及ぼ
すのを完全に防止することができる。また、アクティブ
降圧回路１１ａへは、これらの内部電源線５０ａおよび
５０ｃと別の内部電源線５０ｂおよび５０ｄを介して内
部電源電圧を伝達しており、データ入出力回路８ａの動
作時において、その内部電源電圧変動が、コラム系制御
回路５ａ〜５ｄの内部電源線４２ａ，４２ｂ，４３ａお
よび４３ｂに対し影響を及ぼすのを確実に防止すること
ができる。基準電圧発生回路１０ａおよびスタンバイ降
圧回路１０ｂａおよび１０ｂｂから最も遠い距離にあ
る。この場合、２つの内部配線を用いて電圧を伝達する
ことにより等価的に、これらの配線幅が広くなり、確実
に、安定に内部電源電圧および基準電圧をこのアクティ
ブ降圧回路１１ａに供給することができる。

【００８８】この図６に示す電源配置の場合、コラム系
制御回路５ａおよび５ｃとコラム系制御回路５ｂおよび
５ｄとデータ入出力回路８ａとをそれぞれ電源配線を別
系統とすることにより、これらの回路は確実に電源ノイ
ズの影響を受けることなく確実に安定に動作することが
できる。

【００８９】また、このスタンバイ降圧回路１０ｂａお
よび１０ｂｂを別々に設けることにより、コラム系制御
回路５ａおよび５ｃとコラム系制御回路５ｂおよび５ｄ
をそれぞれ互いに独立に動作せることができ、ブロック
分割動作またはバンク動作時においても安定に内部電源
電圧を供給することができる。

【００９０】以上のように、この発明の実施の形態１に
従えば、基準電圧発生回路およびスタンバイ降圧回路を
面積的に余裕のある周辺部に配置し、アクティブ降圧回
路のみを電流消費の多い回路部近傍に配置したため、ア
クティブ降圧回路およびスタンバイ降圧回路両者を用い
る内部電源回路の占有面積を増加させることなく内部電
源電圧を安定に供給することのできる内部電源回路のレ
イアウトを実現することができる。また、降圧回路を各
アレイ共通に中央部分に配置するのではなく、分配配置
させることにより、中央部分（中央制御回路領域）の面
積増加を抑制でき、応じてチップサイズの増加を抑制で
きる。また、スタンバイ降圧回路およびアクティブ降圧
回路両者に用いられる基準電圧を、１つの基準電圧発生
回路で発生するようにしているため、この基準電圧発生
回路の全体としての占有面積も低減することができる。

【００９１】また、アクティブ降圧回路近傍に電源パッ
ドを配置することにより、電源パッドからアクティブ降
圧回路近傍に配置された電流消費の多い回路までの距離
が短くなり、応じて内部電源線の配線抵抗も小さくな
り、高速動作時に動作周波数が高くなり、消費電流が増
加しても、配線抵抗に起因する電圧降下を確実に抑制す
ることができる。

【００９２】また、各降圧回路に対する電源インピーダ
ンスが低くなり、内部電源電圧の変動に応じて高速に電
流を外部電源パッドから対応の内部電源線を供給するこ
とができる。また、他の降圧回路動作時における外部電
源電圧の変動が、他の降圧回路の外部電源電圧に悪影響
を及ぼすのを防止することができる。

【００９３】［実施の形態２］図７は、この発明の実施
の形態２において用いられる内部降圧回路の構成を概略
的に示す図である。図７において、内部降圧回路は、基
準電圧発生回路９０からの基準電圧Ｖｒｅｆと内部電源
線９５上の内部電源電圧ＶＣＩに対応する電圧とを比較
し、その比較結果に従って外部電源ノード１１３から内
部電源線９５へ電流を供給する駆動回路１００を含む。

【００９４】この駆動回路１００は、内部電源線９５上
の内部電源電圧ＶＣＩをレベルシフトするレベルシフト
回路１０２と、このレベルシフト回路１０２の出力電圧
と基準電圧Ｖｒｅｆとを比較し、その比較結果に従って
内部電源線９５へ外部電源ノード１１３から電流を供給
する内部電圧調整回路１０４を含む。

【００９５】このレベルシフト回路１０２は、出力ノー
ドＮｘと内部電源線９５の間に直列に接続されかつその
ゲートに固定電圧ＶＦを受けるｐチャネルＭＯＳトラン
ジスタＴ１，Ｔ２，Ｔ３およびＴ４と、これらのＭＯＳ
トランジスタＴ１〜Ｔ４と並列に設けられ、それぞれの
ゲートにチューニング回路１０６からの制御信号ＳＷ
Ａ，ＳＷＢ，ＳＷＣ，ＳＷＤが与えられるｐチャネルＭ
ＯＳトランジスタＰ１，Ｐ２，Ｐ２，Ｐ４と、出力ノー
ドＮｘと接地ノードの間に接続される定電流源１０２ａ
を含む。

【００９６】固定電圧ＶＦは、中間電圧レベルまたは接
地電圧レベルに設定され、ｐチャネルＭＯＳトランジス
タＴ１〜Ｔ４は、それぞれ抵抗素子として作用する。ｐ
チャネルＭＯＳトランジスタＰ１〜Ｐ４は、チューニン
グ回路１０６からの制御信号ＳＷＡ〜ＳＷＤに従って、
選択的に導通状態とされ、対応の（並列に設けられた）
ｐチャネルＭＯＳトランジスタＴ１〜Ｔ４を選択的に短
絡する。

【００９７】このレベルシフト回路１０２は、内部電源
電圧ＶＣＩを、定電流源１０２ａとＭＯＳトランジスタ
Ｔ１〜Ｔ４およびＰ１〜Ｐ４の合成抵抗により決定され
る電圧レベルに低下する。このレベルが低下された電圧
が内部電圧調整回路１０４へ与えられる。

【００９８】この内部電圧調整回路１０４は、基準電圧
Ｖｒｅｆとレベルシフト回路１０２の出力電圧を比較す
る比較器１０４ａと、外部電源ノード１１３と内部電源
線９５の間に接続され、比較器１０４ａの出力信号をゲ
ートに受けるｐチャネルＭＯＳトランジスタで構成され
る電流ドライブトランジスタ１０４ｂを含む。内部電源
電圧ＶＣＩをレベルシフト（レベル低下）して比較器１
０４ａへ与えることにより、比較器１０４ａの最も感度
のよい領域でこの比較器１０４ａを動作させることがで
きる。

【００９９】このレベルシフト回路１０２の出力ノード
Ｎｘに現われる電圧レベルＶ（Ｎｘ）は、ＭＯＳトラン
ジスタＴ１〜Ｔ４およびＰ１およびＰ４の合成抵抗をＲ
とし、定電流源１０２ａの流れる電流をＩとすると、次
式で表わされる。

【０１００】Ｖ（Ｎｘ）＝ＶＣＩ−Ｉ・Ｒ このレベルシフト回路１０２の出力ノードＮｘから出力
される電圧Ｖ（Ｎｘ）と基準電圧Ｖｒｅｆとが比較され
てこの電圧Ｖ（Ｎｘ）と基準電圧Ｖｒｅｆとが同じ電圧
レベルとなるように内部電源線９０上の内部電源電圧Ｖ
ＣＩのレベルの調整が行われる。すなわち、内部電源電
圧ＶＣＩと基準電圧Ｖｒｅｆとの関係は次式で表わされ
る。

【０１０１】ＶＣＩ＝Ｖｒｅｆ＋Ｉ・Ｒ ＭＯＳトランジスタＰ１〜Ｐ４を選択的に非導通状態と
することにより、この合成抵抗Ｒの値を大きくすること
ができる。したがって、この抵抗値Ｒを調整することに
より、各半導体装置の製造パラメータのばらつきに起因
する内部電源電圧ＶＣＩの設計値レベルからのずれを調
整することができる。たとえばＭＯＳトランジスタＰ１
を非導通状態とし、残りのＭＯＳトランジスタＰ２〜Ｐ
４をすべて導通状態とすると、合成抵抗値Ｒは、ＭＯＳ
トランジスタＴ１の抵抗値により与えられる。ＭＯＳト
ランジスタＰ１〜Ｐ４をすべて非導通状態とすると、こ
の合成抵抗値ＲはＭＯＳトランジスタＴ１〜Ｔ４の抵抗
値を加算した値となる。このＭＯＳトランジスタＰ１〜
Ｐ４をチューニング回路１０６からの制御信号ＳＷＡ〜
ＳＷＤに従って選択的に導通／非導通状態とする。

【０１０２】図８（Ａ）は、このチューニング回路１０
６の構成の一例を示す図である。図８（Ａ）において、
チューニング回路１０６は、外部電源ノード（電源線）
１１３にそれぞれ接続される溶断可能なリンク素子ＦＡ
〜ＦＤと、これらのリンク素子ＦＡ〜ＦＤ各々と接地ノ
ードの間に接続される高抵抗の抵抗素子ＺＡ〜ＺＤを含
む。リンク素子ＦＡおよび高抵抗素子ＺＡの接続ノード
から制御信号ＳＷＡが出力される。リンク素子ＦＢおよ
び高抵抗抵抗素子ＺＢの接続ノードから制御信号ＳＷＢ
が出力される。リンク素子ＦＣと高抵抗抵抗素子ＺＣの
接続ノードから制御信号ＷＣが出力される。リンク素子
ＦＤと高抵抗抵抗素子ＺＤの接続ノードからの電圧信号
を受けるインバータ１０６ａを介して制御信号ＳＷＤが
出力される。

【０１０３】リンク素子ＦＡ〜ＦＤがすべて導通状態の
ときには、制御信号ＳＷＤがＬレベル、制御信号ＳＷＡ
〜ＳＷＣすべてがＨレベルである。この状態において
は、図７に示すＭＯＳトランジスタＰ４のみが導通し、
残りのＭＯＳトランジスタＰ１〜Ｐ３は非導通状態とな
る。リンク素子ＦＤを溶断すれば、制御信号ＳＷＤはＨ
レベルとなり、ＭＯＳトランジスタＰ４が非導通状態と
なる。逆に、リンク素子ＦＡ〜ＦＣの各々を溶断するこ
とにより、制御信号ＳＷＡ〜ＳＷＣの各々がＬレベルと
なり、レベルシフト回路１０２の対応のＭＯＳトランジ
スタＰ１−Ｐ３が導通状態となる。

【０１０４】初期状態においては、リンク素子ＦＡ〜Ｆ
Ｄはすべて導通状態にある。この状態において、内部電
源電圧ＶＣＩが所定電圧レベルよりも高い場合には、リ
ンク素子ＦＡ〜ＦＣをたとえばレーザ光線のようなエネ
ルギ線を照射して選択的に溶断して、制御信号ＳＷＡ〜
ＳＷＣを選択的にＬレベルとし、ＭＯＳトランジスタＰ
１〜Ｐ３を選択的に導通状態とする。これにより、レベ
ルシフト回路１０２における合成抵抗が小さくなり、内
部電源電圧ＶＣＩのレベルが低下する。逆に、内部電源
電圧ＶＣＩの電圧レベルが低い場合には、リンク素子Ｆ
Ｄを溶断し、制御信号ＳＷＤをＨレベルとする。これに
より、ＭＯＳトランジスタＴ４の抵抗値が加算され、内
部電源電圧ＶＣＩの電圧レベルが上昇する。

【０１０５】このチューニング回路１０６は、図８
（Ａ）に示すように、たとえばレーザ光線などのエネル
ギ線照射により溶断されるリンク素子ＦＡ〜ＦＤを含ん
でいる。このリンク素子の占有面積は、確実に溶断する
（プログラムする）ために比較的広くされている。

【０１０６】図８（Ｂ）は、図７に示す基準電圧発生回
路９０の構成の一例を示す図である。この図８（Ｂ）に
示す基準電圧発生回路は、また実施の形態１に示す基準
電圧発生回路と同様の構成を備える。図８（Ｂ）におい
て、基準電圧発生回路９０は、外部電源ノード１１３と
内部ノードＮｙの間に接続されかつそのゲートがノード
Ｎｚに接続されるｐチャネルＭＯＳトランジスタＱ１
と、外部電源ノード１１３と内部ノードＮｚの間に接続
されかつそのゲートがノードＮｚに接続されるｐチャネ
ルＭＯＳトランジスタＱ２と、内部ノードＮｙと接地ノ
ードの間に接続されかつそのゲートが内部ノードＮｙに
接続されるｎチャネルＭＯＳトランジスタＱ３と、内部
ノードＮｚとノードＮｗの間に接続されかつそのゲート
がノードＮｙに接続されるｎチャネルＭＯＳトランジス
タＱ４と、ノードＮｗと接地ノードの間に接続される抵
抗素子ＲＡを含む。このＭＯＳトランジスタＱ１〜Ｑ４
および抵抗素子ＲＡは、定電流発生回路として作用す
る。

【０１０７】この基準電圧発生回路９０は、さらに、外
部電源ノード１１３と出力ノードＮｕの間に接続される
抵抗素子ＲＢと、ノードＮｕと接地ノードの間に接続さ
れかつそのゲートがノードＮｚに接続されるｎチャネル
ＭＯＳトランジスタＱ５を含む。この抵抗素子ＲＢおよ
びＭＯＳトランジスタＱ５は、定電圧発生回路として作
用する。次にこの図８（Ｂ）に示す回路の動作について
簡単に説明する。

【０１０８】電源が投入されて、この電源ノード１１３
の電圧レベルが上昇すると、ＭＯＳトランジスタＱ１お
よびＱ２が導通し、ノードＮｙおよびＮｚへ電流を供給
する。ノードＮｙの電圧レベルが上昇すると、ＭＯＳト
ランジスタＱ３が導通する。このノードＮｙの電圧レベ
ルがノードＮｗの電圧レベルよりもＭＯＳトランジスタ
Ｑ４のしきい値電圧以上高くなると、ＭＯＳトランジス
タＱ４が導通する。ＭＯＳトランジスタＱ２およびＱ１
はカレントミラー回路を構成しており、このＭＯＳトラ
ンジスタＱ２を介して流れる電流と同じ大きさの電流が
ＭＯＳトランジスタＱ１を介して流れる（ＭＯＳトラン
ジスタＱ１およびＱ２はサイズが等しいとしている）。

【０１０９】一方、ＭＯＳトランジスタＱ３のゲートお
よびドレインはＭＯＳトランジスタＱ４のゲートに接続
されており、ＭＯＳトランジスタＱ３が流れる電流のミ
ラー電流がＭＯＳトランジスタＱ４を介して流れる。Ｍ
ＯＳトランジスタＱ３のソースは接地ノードに接続され
ており、一方、ＭＯＳトランジスタＱ４のソースがノー
ドＮｗに接続されている。したがって、このＭＯＳトラ
ンジスタＱ３およびＱ４に同じ大きさの電流が流れると
き、ノードＮｚの電圧レベルが、ノードＮｗの電圧レベ
ルだけ、ノードＮｙの電圧レベルよりも高くなる（ＭＯ
ＳトランジスタＱ３は飽和領域で動作し、ＭＯＳトラン
ジスタＱ４は不飽和領域で動作している）。

【０１１０】ＭＯＳトランジスタＱ２およびＱ４を介し
て流れる電流が増加すると、抵抗素子ＲＡにより、ノー
ドＮｗの電圧レベルが上昇する。一方、ＭＯＳトランジ
スタＱ２の電流も増加するが、ＭＯＳトランジスタＱ３
は飽和領域で動作しており、ノードＮｙの電圧レベルの
上昇は抵抗素子ＲＡを流れる電流増加によるノードＮｗ
の電圧増加よりも小さく、したがってＭＯＳトランジス
タＱ４を介して流れる電流が低減される。応じて、ＭＯ
ＳトランジスタＱ２、Ｑ１およびＱ３を介して流れる電
流が低下する。逆に、ＭＯＳトランジスタＱ２およびＱ
４を介して流れる電流が低下すると、ＭＯＳトランジス
タＱ１およびＱ３を介して流れる電流が低下し、ノード
Ｎｙの電圧レベルが低下する。このノードＮｙの電圧低
下は、ノードＮｗの電圧低下よりも小さく、ＭＯＳトラ
ンジスタＱ４がコンダクタンスが大きくなり、より大き
な電流を流す。

【０１１１】一方、逆にＭＯＳトランジスタＱ１および
Ｑ３を介して流れる電流が増加した場合、ノードＮｙの
電圧レベルが上昇する。これにより、ＭＯＳトランジス
タＱ４にも大きな電流が流れるが、抵抗素子ＲＡを流れ
る電流が増加し、ノードＮｗの電圧レベルが上昇し、こ
のＭＯＳトランジスタＱ４を介して流れる電流増加を抑
制する。ＭＯＳトランジスタＱ４を介して流れる電流は
ＭＯＳトランジスタＱ２を介して与えられる。したがっ
て、このＭＯＳトランジスタＱ１を介して流れる電流が
増加した場合、ＭＯＳトランジスタＱ２の作用によりそ
の電流増加が停止される。逆に、ＭＯＳトランジスタＱ
１およびＱ３を介して流れる電流が少なくなると、ノー
ドＮｙの電圧レベルが低下し、応じてＭＯＳトランジス
タＱ４を介して流れる電流が低下し、ノードＮｗの電圧
レベルが低下する。このノードＮｗの電圧低下に従っ
て、ＭＯＳトランジスタＱ４のコンダクタンスが大きく
なり、ＭＯＳトランジスタＱ２を介して流れる電流が大
きくなる。したがって、このＭＯＳトランジスタＱ１お
よびＱ２のカレントミラー段およびＭＯＳトランジスタ
Ｑ３およびＱ４のカレントミラー段により、これらのＭ
ＯＳトランジスタＱ１〜Ｑ４には安定に一定の大きさの
電流が流れる。この定電流発生段の安定状態において
は、ノードＮｚの電圧とノードＮｙの電圧の差は、抵抗
素子ＲＡにかかる電圧に等しい。したがって、ノードＮ
ｚの電圧レベルは一定となる。

【０１１２】ノードＮｚの電圧をゲートに受けるＭＯＳ
トランジスタＱ５は、定電流源として作用し、抵抗素子
ＲＢから一定の電流を引抜く。したがって基準電圧Ｖｒ
ｅｆは、外部電源電圧ＶＣＥと抵抗素子ＲＢにかかる電
圧との差に等しい電圧レベルとなる。

【０１１３】なお、この抵抗値調整用のトランジスタ素
子の数は、４に限定されず、他の数であってもよい。

【０１１４】また、図８（Ｂ）に示す基準電圧発生回路
９０において、出力段のＭＯＳトランジスタＱ５は、ｐ
チャネルＭＯＳトランジスタで構成されてもよい。ま
た、ｐチャネルＭＯＳトランジスタＱ５が電源ノード１
１３に接続され、このＭＯＳトランジスタと接地ノード
の間に抵抗素子が接続される構成が用いられてもよい。
この場合には、基準電圧Ｖｒｅｆは、外部電源電圧に依
存しない一定の電圧レベルとなる。

【０１１５】図９は、この発明の実施の形態２に従う半
導体装置の全体のレイアウトを概略的に示す図である。
図９において、実施の形態１と同様、半導体チップ１上
の第１の中央領域２および第２の中央領域３により４分
割された領域それぞれにメモリセルアレイ４ａ，４ｂ，
４ｃおよび４ｄが配置される。また、これらのメモリセ
ルアレイ４ａ，４ｂ，４ｃおよび４ｄそれぞれに対応し
て、コラム系制御回路５ａ，５ｂ，５ｃおよび５ｄが配
置される。さらに、第１の中央領域２の中央部分に中央
制御回路６が配置され、この中央制御回路６に隣接して
入力バッファ回路領域７およびデータ入出力回路領域８
が配置される。これらの構成は実施の形態１と同様であ
る。

【０１１６】この発明の実施の形態２においては、第１
の中央領域２の周辺部に、入力バッファ回路領域７に隣
接して、基準電圧（ＶＲＥＦ）およびチューニング回路
領域１１０が設けられる。この領域１１０内に、図８
（Ａ）および（Ｂ）に示すチューニング回路１０６およ
び基準電圧発生回路９０が配置される。

【０１１７】コラム系制御回路５ａおよび５ｃの間の領
域に、図７に示す駆動回路を配置する駆動回路領域１１
２ａが設けられる。コラム系制御回路５ｂおよび５ｄの
間の領域に、駆動回路領域１１２ｂが設けられる。ま
た、第１の中央領域２において、このＶＲＥＦ・チュー
ニング回路領域１１０と中央制御回路領域６に関して対
向する領域に、駆動回路領域１１２が配置される。

【０１１８】駆動回路領域１１２ａと中央制御回路６の
間に、外部電源電圧を受ける電源パッド１１４ａが配置
され、駆動回路領域１１２ｂと中央制御回路領域６の間
に、外部からの電源電圧を受ける電源パッド１１４ｂが
配置される。ＶＲＥＦ・チューニング回路領域１１０と
チップ端部の間に、領域１１０に近接して外部電源電圧
を受ける電源パッド１１３が配置され、駆動回路領域１
１１とチップ端部の間に外部電源電圧を受ける電源パッ
ド１１５が配置される。これらの電源パッド配置は、実
施の形態１の場合と同様であり、同様の作用効果を奏す
る。

【０１１９】この図９に示す配置において、駆動回路領
域１１２ａに含まれる駆動回路は、コラム系制御回路５
ａおよび５ｃに対して内部電源電圧を供給し、駆動回路
領域１１２ｂに含まれる駆動回路は、コラム系制御回路
５ｂおよび５ｄに対して内部電源電圧を供給する。駆動
回路領域１１１に含まれる駆動回路は、データ入出力回
路領域８に含まれるデータ入出力回路に対し、内部電源
電圧を供給する。

【０１２０】ＶＲＥＦ・チューニング回路領域１１０に
含まれる基準電圧発生回路（ＶＲＥＦ）９０は、駆動回
路領域１１２ａ、１１２ｂおよび１１１それぞれに含ま
れる駆動回路に対し共通に基準電圧を供給する。また、
このＶＲＥＦ・チューニング回路領域１１０に含まれる
チューニング回路は、これらの駆動回路領域１１２ａ、
１１２ｂおよび１１１に含まれる駆動回路に対し共通に
制御信号を伝達する。制御信号は２値信号であり、ま
た、そのレベルも固定されるため、長距離にわたって伝
達されても何らノイズの影響を受けることがなく、各レ
ベルシフト回路のシフト量を正確に設定する。

【０１２１】複数の駆動回路に共通な部分を１つの周辺
部に配置する。これにより、各分散して配置される内部
降圧回路の占有面積を低減することができる。特に、広
い面積を必要とする基準電圧発生回路およびチューニン
グ回路を、面積的に余裕のある周辺部領域１１０に配置
することにより、この半導体装置の他の回路のレイアウ
トに悪影響を及ぼすことなく効率的に配置することがで
きる。また、実施の形態１と同様、中央部に配置する構
成と異なり分散配置により中央部の面積増大は生じず、
テープサイズは増加しない。

【０１２２】また駆動回路は、内部電圧調整回路とレベ
ルシフト回路のみを含んでいるため、その占有面積は小
さく、余裕を持って、第２の中央領域３内に配置するこ
とができる。また、駆動回路に隣接して電源パッド１１
４ａ，１１４ｂおよび１１５を配置することにより、実
施の形態１と同様、安定に内部電源電圧を対応の回路へ
供給することができる。

【０１２３】図１０は、この発明の実施の形態２の半導
体装置の配線レイアウトを概略的に示す図である。図１
０において、コラム系制御回路５ａに対して内部電源線
１３２ａａが配置され、コラム系制御回路５ｃに対し、
内部電源線１３２ａｂが配置される。これらの内部電源
線１３２ａａおよび１３２ａｂは、内部電源線１３６ａ
により相互接続される。これらの内部電源線１３２ａ
ａ、１３６ａ、および１３２ａｂへは、駆動回路領域１
１２ａに含まれる駆動回路１１２ａｂからの内部電源電
圧が供給される。

【０１２４】コラム系制御回路５ｂに対しては、内部電
源線１３２ｂａが配設され、コラム制御回路５ｄに対し
ては内部電源線１３２ｂｂが配設される。これらの内部
電源線１３２ｂａおよび１３２ｂｂは内部配線１３６ｂ
により相互接続される。これらの内部電源線１３２ｂ
ａ、１３２ｂｂおよび１３６ｂは、駆動回路領域１１２
ｂに含まれる駆動回路１１２ｂａにより内部電源電圧が
供給される。

【０１２５】中央制御回路領域６に含まれる中央制御回
路６ａは、この内部電源線１３６ａおよび１３６ｂ上の
電源電圧を利用する。

【０１２６】データ入出力回路領域８に含まれるデータ
入出力回路８ａは、内部電源線１３４上の電源電圧を一
方動作電源電圧として動作する。この内部電源線１３４
へは、駆動回路領域１１１に含まれる駆動回路１１１ａ
から内部電源電圧が供給される。

【０１２７】第１の中央領域２の周辺部領域１００に含
まれる基準電圧発生回路（ＶＲＥＦ）１１０ａからの基
準電圧Ｖｒｅｆは、内部配線１５０ａおよび１５０ｂを
介して伝達される。この内部配線１５０ａ上の基準電圧
Ｖｒｅｆは、駆動回路１１２ａｂへ与えられる。内部配
線１５０ｂ上の基準電圧は駆動回路１１２ｂａに与えら
れる。内部配線１５０ａおよび１５０ｂからの基準電圧
Ｖｒｅｆが、駆動回路１１１ａに与えられる。

【０１２８】またさらに領域１１０に含まれるチューニ
ング回路１１０ｂからの制御信号ＳＷＡ〜ＳＷＤは、内
部配線１５２ａを介して駆動回路１１２ａｂへ供給さ
れ、また内部配線１５２ｂを介して駆動回路１１２ｂａ
に与えられる。駆動回路１１１ａへは、内部配線１５２
ａおよび１５２ｂを介して制御信号ＳＷＡ〜ＳＷＤが伝
達される。内部電源線は、各回路領域に対し別々に設け
られており、これらの内部電源線間のノイズ伝搬を確実
に防止することができる。特に、各駆動回路に近接して
電源パッド１４ａ，１４ｂおよび１５が配設されてお
り、これらの駆動回路は近接した電源パッドから対応の
内部電源線へ安定に電流を供給することができる。

【０１２９】また基準電圧Ｖｒｅｆはループ状に配設さ
れる内部配線を介して伝達されるが、この基準電圧Ｖｒ
ｅｆは、一定電圧レベルであり高速応答特性は何ら必要
とされないため、この第１の中央領域２の周辺部から比
較的長い距離をわたって、駆動回路１１２ａｂおよび１
１２ｂａへ伝達されても、何ら問題は生じない（比較器
の入力段は、ＭＯＳトランジスタのゲートであり、電流
消費は生じていない）。駆動回路１１１ａへは、この内
部配線１５０ａおよび１５０ｂを介して基準電圧が供給
される。２つの伝搬経路を介して遠方の回路にまで基準
電圧が供給され、安定にこの駆動回路１２０ａへ基準電
圧を供給することができる。また制御信号ＳＷＡ〜ＳＷ
Ｄについても、基準電圧と同様の利点が得られる。

【０１３０】以上のように、この発明の実施の形態２に
従えば、比較的広い面積を必要とする基準電圧発生回路
およびチューニング回路を、面積的に余裕のある周辺部
に配置し、電流消費を行なう回路に近接して、実際に内
部電源電圧を発生する駆動回路を配設しているため、内
部電源回路配置による面積増加を伴うことなく内部電源
回路を配設することができる。

【０１３１】また、これらの駆動回路に近接して電源パ
ッドを配設することにより、各駆動回路それぞれが、対
応の電源パッドから電流を対応の内部電源線へ供給する
ことができ、高速応答で内部電源電圧の低下を補償する
ことができる。また、電源パッドから電流を消費する回
路までの距離が短くなり、内部電源線の配線抵抗に起因
する電圧降下を抑制することができる。

【０１３２】なお、この実施の形態１および実施の形態
２を組合せることも可能である。すなわち、駆動回路を
活性化指示信号に応答して選択的に活性状態とするとと
もに、この活性化指示信号に従ってレベルシフト回路１
０２における電流経路を遮断する。このようなアクティ
ブサイクル時にのみ活性化される駆動回路を利用する場
合、図９の駆動回路領域にアクティブ駆動回路が配設さ
れる。また、領域１１０において、基準電圧発生回路、
チューニング回路およびスタンバイ時に活性化されるス
タンバイ駆動回路が配設されることになる。

【０１３３】また上記実施の形態１および２において、
外部電源電圧を降圧して内部電源電圧を生成する内部降
圧回路について説明している。しかしながら、この外部
電源電圧を別の電圧に変換し、この電圧が内部回路で利
用される構成において、電圧変換回路構成が、内部降圧
回路と同じである限り、本発明は適用可能である。

【０１３４】また、半導体装置としては、ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）に限定され
ず、内部降圧回路を利用する回路であればよい。また、
さらに、半導体装置として、内部降圧回路と同様の構成
を備える電圧変換回路を有する装置であれば、本発明は
適用可能である。

【０１３５】

【発明の効果】以上のように、この発明に従えば、基準
電圧発生回路およびスタンバイ降圧回路または基準電圧
発生回路およびチューニング回路を比較的面積的に余裕
のある周辺部に配置し、電流を消費する回路近傍にそれ
ぞれ、実際に電流を供給して内部電圧を生成するアクテ
ィブ降圧回路または駆動回路を配置しているため、チッ
プ面積を増加させることなくまた、他回路の配線レイア
ウトに悪影響を及ぼすことなく効率的に内部電源電圧発
生回路を配置することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体装置の
例を概略的に示す図である。

【図２】 図１に示すスタンバイ降圧回路の構成を概略
的に示す図である。

【図３】 図１に示すアクティブ降圧回路の構成を概略
的に示す図である。

【図４】 図１に示すコラム系制御回路が制御するコラ
ム系回路の構成を概略的に示す図である。

【図５】 この発明の実施の形態１における配線レイア
ウトを概略的に示す図である。

【図６】 この発明の実施の形態１の変更例における配
線レイアウトを概略的に示す図である。

【図７】 この発明の実施の形態２において用いられる
駆動回路の構成を概略的に示す図である。

【図８】 （Ａ）は、図７に示すチューニング回路の構
成一の例を概略的に示し、（Ｂ）は、図７に示す基準電
圧発生回路の構成の一例を示す図である。

【図９】 この発明の実施の形態２に従う半導体装置の
全体のレイアウトを概略的に示す図である。

【図１０】 この発明の実施の形態２における配線レイ
アウトを概略的に示す図である。

【図１１】 従来の内部降圧回路の構成を概略的に示す
図である。

【図１２】 従来の内部降圧回路の変更例の構成を概略
的に示す図である。

【符号の説明】

１ チップ、２ 第１の中央領域、３ 第２の中央領
域、４，４ａ，４ｂ，４ｃ，４ｄ メモリアレイ、５
ａ，５ｂ，５ｃ，５ｄ コラム系制御回路、６ 中央制
御回路領域、７ 入力バッファ回路領域、８ データ入
出力回路領域、１０基準電圧スタンバイ降圧回路領域、
１１，１２ａ，１２ｂ アクティブ降圧回路領域、１
３，１４ａ，１４ｂ，１５ 電源パッド、６ａ 中央制
御回路、８ａデータ入出力回路、１０ａ 基準電圧発生
回路、１０ｂ スタンバイ降圧回路、１１ａ，１２ａ
ａ，１２ｂａ アクティブ降圧回路、１０ｂａ，１０ｂ
ｂ スタンバイ降圧回路、９０ 基準電圧発生回路、９
５ 内部電源線、１００ 駆動回路、１０２ レベルシ
フト回路、１０４ 内部電圧調整回路、１０６ チュー
ニング回路、１１０ 基準電圧・チューニング回路領
域、１１１，１１２ａ，１１２ｂ 駆動回路領域、１１
３，１１４ａ，１１４ｂ，１１５ 電源パッド、１３２
ａａ，１３２ａｂ，１３２ｂａ，１３２ｂｂ，１３６
ａ，１３６ｂ 内部電源線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ３１１

Claims (13)

【特許請求の範囲】
1. 【請求項１】 スタンバイサイクルとアクティブサイク
   ルとを有する半導体装置であって、 前記半導体装置のチップ上配置領域の周辺部に配置さ
   れ、前記スタンバイサイクルおよびアクティブサイクル
   の間動作して外部電源電圧を降圧して内部電源線上に内
   部電源電圧を生成するスタンバイ降圧回路、および前記
   スタンバイ降圧回路の配置領域と異なる領域に配置さ
   れ、前記アクティブサイクル時に活性化されて、前記外
   部電源電圧を降圧して前記内部電源電圧を前記内部電源
   線上に生成する少なくとも１つのアクティブ降圧回路を
   備える、半導体装置。
2. 【請求項２】 前記アクティブ降圧回路近傍に配置さ
   れ、前記アクティブサイクル時前記アクティブ降圧回路
   からの内部電源電圧を一方動作電源電圧として動作し、
   外部から与えられる制御信号を受けて内部制御信号を生
   成する中央制御回路をさらに備える、請求項１記載の半
   導体装置。
3. 【請求項３】 行列状に配列される複数のメモリセルを
   有するメモリアレイと、 外部からの制御信号に従って前記メモリアレイのメモリ
   セル列の選択に関連する動作を制御する列系制御回路と
   をさらに備え、前記列系制御回路は、前記アクティブ降
   圧回路近傍に配置され、前記内部電源線上の内部電源電
   圧を一方動作電源電圧として動作する、請求項１記載の
   半導体装置。
4. 【請求項４】 前記周辺部の領域に配置され、基準電圧
   を生成する基準電圧発生回路をさらに備え、 前記アクティブ降圧回路および前記スタンバイ降圧回路
   の各々は、前記基準電圧と前記内部電源線上の内部電源
   電圧に対応する電圧とを比較し、該比較結果に従って前
   記外部電源電圧が供給されるノードから前記内部電源線
   へ電流を供給する内部電圧調整回路をさらに備える、請
   求項１ないし３のいずれかに記載の半導体装置。
5. 【請求項５】 前記半導体装置配置領域は、第１の方向
   に沿って延在しかつ前記第１の方向と直交する第２の方
   向に関して中央部に配置される第１の中央領域と、前記
   第２の方向に沿って延在しかつ前記第１の方向について
   の中央に配置される第２の中央領域とにより４つの領域
   に分割され、 前記スタンバイ降圧回路は、前記第１の中央領域の周辺
   部に配置され、かつ前記アクティブ降圧回路は、少なく
   とも前記第２の中央領域に配置される、請求項１記載の
   半導体装置。
6. 【請求項６】 前記アクティブ降圧回路は、複数個設け
   られる、請求項１または５記載の半導体装置。
7. 【請求項７】 前記少なくとも１つのアクティブ降圧回
   路は、前記第１の中央領域の前記第２の中央領域に関し
   て前記周辺部領域と対向する領域に配置されるアクティ
   ブ降圧回路を含む、請求項５記載の半導体装置。
8. 【請求項８】 前記スタンバイ降圧回路およびアクティ
   ブ降圧回路各々に対応して近傍に配置され、前記外部電
   源電圧を受けて対応の降圧回路へ供給する電源パッドを
   さらに備える、請求項１ないし７のいずれかに記載の半
   導体装置。
9. 【請求項９】 チップ上に形成される半導体装置であっ
   て、 前記チップ上の前記半導体装置配置領域周辺部の第１の
   領域に配置され、基準電圧を発生する基準電圧発生回
   路、および前記第１の領域と異なる第２の領域に配置さ
   れ、各々が対応の内部電源線上に内部電源電圧を生成す
   る複数の駆動回路を備え、前記駆動回路の各々は、対応
   の内部電源線上の電圧をレベルシフトする、そのシフト
   量が調整可能な可変レベルシフト回路と、前記可変レベ
   ルシフト回路の出力電圧と前記基準電圧発生回路からの
   基準電圧とを比較し、該比較結果に従って外部電源電圧
   印加ノードから対応の内部電源線へ電流を供給する内部
   電圧調整回路とを含み、さらに前記第１の領域に配置さ
   れかつ前記複数の駆動回路の各々に共通に結合され、前
   記複数の駆動回路の各々の可変レベルシフト回路のレベ
   ルシフト量を設定するチューニング回路を備える、半導
   体装置。
10. 【請求項１０】 前記可変レベルシフト回路の各々は、
    対応の内部電源線上の電圧をその抵抗値が調整可能な抵
    抗素子によりレベルシフトして低下させる抵抗回路を含
    み、 前記チューニング回路は、ヒューズ素子の溶断により各
    前記抵抗回路の抵抗素子の抵抗値を調整する信号を発生
    するヒューズプログラマブル回路を含む、請求項７記載
    の半導体装置。
11. 【請求項１１】 前記チップは、第２の方向についての
    中央に配置されかつ第１の方向に沿って延在する第１の
    中央領域と、前記第１の方向についての中央に配置され
    かつ前記第２の方向に沿って延在する第２の中央領域と
    により４つの領域に分割され、前記第１の領域は前記第
    １の中央領域の周辺部に配置されかつ前記駆動回路は少
    なくとも前記第２の中央領域に配置される、請求項７ま
    たは８記載の半導体装置。
12. 【請求項１２】 前記外部電源電圧印加ノードに結合さ
    れる外部電源パッドは、各前記駆動回路に対応して対応
    の駆動回路近傍に配置される、請求項９記載の半導体装
    置。
13. 【請求項１３】 前記複数の駆動回路は、前記第１の中
    央領域に前記第２の中央領域に関して前記第１の領域と
    対向する領域に配置される駆動回路を含む、請求項９記
    載の半導体装置。