CN102237138B

CN102237138B - 电压供应电路

Info

Publication number: CN102237138B
Application number: CN201010168840.0A
Authority: CN
Inventors: 杨光军; 肖军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-04-30
Filing date: 2010-04-30
Publication date: 2016-04-13
Anticipated expiration: 2030-04-30
Also published as: CN102237138A

Abstract

一种电压供应电路，用于向存储单元提供电压，所述存储单元包括电压输入端，所述电压供应电路包括：第一电压调节器，在所述存储单元工作时对参考电压进行调节，产生工作电压，在所述存储单元未工作时停止工作；第二电压调节器，对所述参考电压进行调节，产生待机电压；控制单元，控制所述电压输入端在所述存储单元开始工作的一预设时间后接收所述工作电压，否则接收所述待机电压。本发明避免了由电压调节器的延迟时间导致的存储单元响应速度慢的问题。

Description

电压供应电路

技术领域

本发明涉及一种电压供应电路，尤其设计一种用于非挥发性存储器件的读电压的电压供应电路。

背景技术

存储器件往往需要多个精准的电压，用作读写的控制电压或者参考电压信号，如闪存(flashmemory)中的编程电压、擦除电压、读电压等。现有技术中的电压供应电路一般使用电压调节器(regulator)对参考电压进行调节，根据不同操作的需求产生相应电压值的输出电压。

图1示出了现有技术的一种电压供应电路与存储单元104的连接结构示意图，用于向存储单元104提供读电压，该电压供应电路使用电压调节器100对基准电压源产生的参考电压Vref进行调节，产生输出电压Vout。所述输出电压Vout输入至所述存储单元104的电压输入端，当存储单元104进入读操作周期且完成译码过程后，所述输出电压Vout输入至译码选中后的存储单元，用作相应的读操作的字线电压。

图2为图1所示结构的具体电路结构，其中所述电压调节器100包括运算放大器101、驱动单元102和反馈单元103，图2所示的电路结构中所述驱动单元102具体包括PMOS晶体管M1，反馈单元103具体包括由电阻R1和电阻R2构成的电阻网络。所述运算放大器101用作比较器，反馈单元103产生的分压电压作为反馈电压Vfb，通过反馈电压Vfb与参考电压Vref的比较结果来控制PMOS晶体管M1的导通情况，经过多次反馈后，使得反馈电压Vfb与参考电压Vref的电压值趋于相等，从而得到稳定的输出电压。在实际应用中，可以通过调整参考电压Vref的电压值和反馈单元103中的电阻网络的电阻值来获得预期的输出电压Vout。

关于电压供应电路及电压调节器，更多详细说明还可以参考已经公开的申请号为200710197115.4的中国专利申请。

现有技术为了降低功耗，所述电压调节器100并不是一直保持工作状态的，而是在所述存储单元104开始读操作后才相应的被激活而进入工作状态。图3示出了该方案的电路结构示意图，所述存储单元104在使能信号ACTIVE有效时开始工作(即进入读操作过程)，否则停止工作，则所述电压调节器100也相应的在所述使能信号ACTIVE有效时开始工作，其输出电压Vout为有效电平，在其他情况下并不工作，其输出电压Vout为无效电平。图4示出了使能信号ACTIVE和所述电压调节器100产生的输出电压Vout的示意图，结合图3和图4，在使能信号ACTIVE有效后，所述存储单元104开始进入读操作周期，所述电压调节器100也相应的开始工作。但是由于电压调节器100为反馈式的工作过程，其被激活后需要经过一延迟时间Td后，输出电压Vout才能变化至稳定的有效电平。如果在该延迟时间Td期间内，所述存储单元104已经完成相应的译码过程，但是由于所述输出电压Vout还未上升至有效电平，因此需要等待其稳定后才能进行该读操作，使得所述存储单元104的读操作过程的响应速度较慢。

发明内容

本发明解决的问题是提供一种电压供应电路，改善存储单元的读操作的响应速度。

为解决上述问题，本发明提供了一种电压供应电路，用于向存储单元提供电压，所述存储单元包括电压输入端，所述电压供应电路包括：

第一电压调节器，在所述存储单元工作时对参考电压进行调节，产生工作电压，在所述存储单元未工作时停止工作；

第二电压调节器，对所述参考电压进行调节，产生待机电压；

控制单元，控制所述电压输入端在所述存储单元开始工作的一预设时间后接收所述工作电压，否则接收所述待机电压。

可选的，所述第一电压调节器和第二电压调节器分别包括：运算放大器，其正输入端接收所述参考电压；PMOS晶体管，其栅极连接所述运算放大器的输出端，源极连接电源正极；反馈单元，对所述PMOS晶体管的漏极电压分压后产生反馈电压输入至所述运算放大器的负输入端，其中，所述运算放大器还包括偏置端，接收偏置电流以供其工作，所述第一电压调节器的PMOS晶体管的漏极电压为所述工作电压，所述第二电压调节器的PMOS晶体管的漏极电压为所述待机电压。

可选的，所述第二电压调节器中的运算放大器的偏置电流小于所述第一电压调节器中的运算放大器的偏置电流。

可选的，所述存储单元由使能信号控制，在所述使能信号有效时工作，在所述使能信号无效时停止工作，所述使能信号同时输入至所述第一电压调节器，控制所述第一电压调节器在所述使能信号有效时工作，在所述使能信号无效时停止工作。

可选的，所述控制单元包括多路选择器和延迟单元，所述延迟单元将所述使能信号延迟所述预设时间后生成延迟使能信号，所述多路选择器包括第一输入端、第二输入端、输出端和控制端，所述第一输入端和第二输入端分别接收所述工作电压和待机电压，所述控制端接收所述延迟使能信号，在所述存储单元开始工作的一预设时间后控制所述第一输入端和输出端连通，否则控制所述第二输入端和输出端连通。

可选的，所述待机电压的电压值在所述工作电压的±0.1V范围内。

可选的，所述预设时间大于或等于所述第一电压调节器的延迟时间，所述延迟时间为所述第一电压调节器开始工作至其产生的工作电压稳定至有效电平的时间。

可选的，所述预设时间为0.5ns至5ns。

可选的，所述存储单元为非挥发性存储器件。

与现有技术相比，本技术具有以下优点：

本技术方案的存储单元的电压在其未工作时由第二电压调节器产生的待机电压来提供，在其工作时由第一电压调节器产生的工作电压来提供，从而避免了由电压调节器的延迟时间导致的存储单元响应速度慢的问题。

另外，本技术方案中的第一电压调节器仅在存储单元工作时开始工作，而且第二电压调节器中的运算放大器的偏置电流较小，使得所述第二电压调节器的功耗较小，从而对整个电压供应电路的功耗影响不大。

附图说明

图1是现有技术的一种电压供应电路连接存储单元的结构示意图；

图2是图1所示结构的电路结构图；

图3是现有技术的另一种电压供应电路连接存储单元的结构示意图；

图4是图3所示结构中的使能信号与输出电压的时序关系示意图；

图5是本发明实施方式的电压供应电路连接负载单元的结构示意图；

图6是图5所示结构中的相关信号的时序关系示意图；

图7是图5所示的电压供应电路中的电压调节器的一种电路结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图和实施例对本发明的具体实施方式做详细的说明。

现有技术的电压供应电路中，使用电压调节器的输出电压作为存储单元的读操作电压，在所述存储单元进入读操作周期时，所述电压调节器开始工作并提供读操作电压，在其他情况下所述电压调节器则停止工作。但是由于电压调节器的反馈延时，使得存储单元的读操作延时较大，降低了存储单元的响应速度。

本发明的技术方案的电压供应电路中使用了两个电压调节器，在存储单元未工作时由第二电压调节器提供电压，在工作时由第一电压调节器提供电压，使得存储单元的电压输入端的电压值基本保持恒定，避免了电压调节器的延迟时间导致的存储单元读操作响应速度慢的问题。

图5示出了本发明实施例的电压供应电路连接存储单元的结构示意图。所述存储单元204可以包括非挥发性存储器件，如闪存、电擦除可编程只读存储器(EEPROM)等。本实施例中，所述存储单元204的工作状态由使能信号ACTIVE控制，在所述使能信号ACTIVE有效时开始工作，在所述使能信号ACTIVE无效时停止工作，具体为在所述使能信号ACTIVE有效时进入读操作周期，在所述使能信号ACTIVE无效时停止读操作。所述存储单元204包括电压输入端，存储单元204的工作电压(本实施例中具体为读操作的字线电压)由输入所述电压输入端的电压提供。

如图5所示，所述电压供应电路主要包括：第一电压调节器201、第二电压调节器202和控制单元203。

本实施例中，所述存储单元204的工作状态受使能信号ACTIVE的控制，在所述使能信号ACTIVE有效时开始工作，在所述使能信号ACTIVE无效时停止工作。本实施例中具体为当所述使能信号ACTIVE有效时存储单元204进入读操作周期，在所述使能信号ACTIVE无效时存储单元204相应的停止读操作。

所述第一电压调节器201用于在所述存储单元204工作时对所述参考电压进行调节Vref，产生工作电压Vout1，在所述存储单元204未工作时停止工做。由于所述第一电压调节器201在存储单元204未工作时并不工作，因此其输出的工作电压Vout1相应的仅在存储单元204工作时为有效电平，在其他情况下为无效电平。在本实施例中所述工作电压Vout1的有效电平的电压值等于所述存储单元204的读操作电压的有效电压值。

所述第二电压调节器202用于对参考电压Vref进行调节，产生待机电压Vout2。所述第二电压调节器202是始终保持工作状态的，因此其输出的待机电压Vout2始终为有效电平。在本实施例中所述待机电压Vout2的电压值约为所述存储单元204的读操作电压的有效电压值。

所述参考电压Vref可以由电荷泵产生，所述第一电压调节器201和第二电压调节器202的结构可以参见图2，分别包括：运算放大器，其正输入端接收所述参考电压；PMOS晶体管，其栅极连接所述运算放大器的输出端，源极连接电源正极；反馈单元，对所述PMOS晶体管的漏极电压分压后产生反馈电压输入至所述运算放大器的负输入端，其中，所述运算放大器还包括偏置端(图中未示出)，接收偏置电流以供其工作。所述第一电压调节器的PMOS晶体管的漏极电压为所述工作电压，所述第二电压调节器的PMOS晶体管的漏极电压为所述待机电压。

本实施例中所述第一电压调节器201的工作状态同样受所述使能信号ACTIVE控制，当所述使能信号ACTIVE有效时开始工作，输出的工作电压Vout1为有效电平；当所述使能信号ACTIVE无效时停止工作，输出电压为无效电平。

所述控制单元203包括多路选择器203a和延迟单元203b，用于控制所述存储单元204的电压输入端在所述存储单元204开始工作的预设时间后接收所述工作电压，否则接收所述待机电压。

所述延迟单元203b用于对所述使能信号ACTIVE延时一预定时间后产生延迟使能信号ACTIVE_d。所述预定时间大于或等于第一电压调节器201的延迟时间，结合图4，即所述第一电压调节器201开始工作(即使能信号ACTIVE有效)至其输出的工作电压Vout1由无效电平稳定至有效电平所需要的延迟时间Td。所述延迟时间Td一般在所述第一电压调节器201和存储单元204的内部电路结构设计确定后，通过电路仿真(如使用电路仿真软件进行仿真)的方法来确定。所述延迟时间Td确定后，所述预设时间也就相应的确定了，其取值范围一般为0.5ns至5ns。在一具体实施例中所述延迟单元203b可以包括电阻网络或是多级反相器链，通过调节电阻网络中的电阻值或是反相器链中的反相器的级数来调整其延时大小。

所述多路选择器203a用于在所述工作电压Vout1和待机电压Vout2之间进行切换，包括第一输入端、第二输入端、输出端和控制端，所述第一输入端接收所述工作电压Vout1，所述第二输入端接收所述待机电压Vout2，所述控制端接收所述延迟单元203b产生的延迟使能信号ACTIVE_d，当所述延迟使能信号为有效电平时(即所述存储单元204开始工作后再经过所述预设时间后)控制所述第一输入端和输出端连通，所述输出端的输出电压Vout切换至工作电压Vout1，否则控制所述第二输入端和输出端连通，所述输出端的输出电压Vout切换至待机电压Vout2。

结合图5和图6，在实际工作过程中，所述使能信号ACTIVE无效时(即所述存储单元204未工作时，本实施例中为未进入读操作周期)，所述第一电压调节器201产生的工作电压Vout1为无效电平，第二电压调节器202产生的待机电压Vout2为有效电平，所述延迟使能信号ACTIVE_d同样为无效电平，控制所述多路选择器203a的阶段I的输出电压Vout等于所述待机电压Vout2。当所述使能信号ACTIVE有效时(即所述存储单元204开始工作时，本实施例中为进入读操作周期)，所述第一电压调节器201开始被激活，其输出的工作电压Vout1开始上升，经过延迟时间Td后稳定为有效电平，同时所述使能信号ACTIVE经过延迟单元203b延时后生成的延迟使能信号ACTIVE_d也转换为有效电平，控制所述多路选择器203a的阶段II的输出电压Vout切换至所述工作电压Vout1。由于所述工作电压Vout1和待机电压Vout2的有效电平都等于所述存储单元204的读操作字线电压的标准值，因此保证了传输至所述存储单元204的输出电压Vout为一稳定值，避免了现有技术中由于电压调节器的延迟导致的存储单元响应速度慢的问题。图6中的输出电压Vout在切换过程中有少许的抖动，其原因将在下文中进行详细解释。

本实施例中所述第一电压调节器201和第二电压调节器202的结构为现有技术中常见的电压调节器。图7示出了本发明实施例的电压供应电路中的两个电压调节器的内部电路结构，包括：由晶体管M1、M2、M3和M4构成的运算放大器205；由PMOS晶体管M5构成的驱动单元206；由电阻R1和R2形成的电阻网络构成的反馈单元207。其中所述运算放大器205用于对参考电压Vref和反馈电压Vfb进行比较，其工作过程中需要由电流源205a提供偏置电流。本实施例中所述第二电压调节器202中的运算放大器的偏置电流小于所述第一电压调节器201中的运算放大器的偏置电流，使得所述第二电压调节器202的功耗较小，因此虽然其始终保持工作状态，但是对整个电压供应电路功耗的影响不大。但是，由于所述第二电压调节器202中的运算放大器的偏置电流较小，一方面使得其准确度较低，输出的待机电压的电压值一般在所述工作电压的电压值的±0.1V范围内；另一方面使其反馈响应速度较慢，结合图5，如果所述存储单元204的译码过程较快，在多路选择器203a的输出电压切换至工作电压Vout1之前就已经完成译码，会使得所述输出电压Vout等于待机电压Vout2，作为存储单元204的读操作的字线电压。由于所述第二电压调节器202的响应速度较慢，所以负载改变后，相应的输出电压Vout会出现略微的抖动(同时参考图6)。因此，在实际应用中，应该根据功耗和响应速度对所述第二电压调节器202中的运算放大器的偏置电流进行折中，在保证存储单元204正常工作的前提下降低整个电压供应电路的功耗。

需要说明的是，虽然本实施例中的电压供应电路用于产生存储单元的读操作的字线电压，但是在实际应用中也可用于产生读操作的位线电压或者写操作的控制电压。

综上，上述技术方案提供的电压供应电路，在存储单元工作时由第一电压调节器提供工作电压，否则由第二电压调节器提供待机电压，避免了由于电压调节器的延迟导致的存储单元响应速度慢的问题。

另外，上述技术方案中的第二电压调节器中的运算放大器的偏置电流较小，使得其功耗较小，从而对整个电压供应电路的功耗影响不大。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种电压供应电路，用于向存储单元提供电压，所述存储单元包括电压输入端，包括：

其特征在于，还包括：

控制单元，控制所述电压输入端在所述存储单元开始工作的预设时间后接收所述工作电压，否则接收所述待机电压；

所述第一电压调节器和第二电压调节器分别包括：运算放大器，其正输入端接收所述参考电压；PMOS晶体管，其栅极连接所述运算放大器的输出端，源极连接电源正极；反馈单元，对所述PMOS晶体管的漏极电压分压后产生反馈电压输入至所述运算放大器的负输入端，其中，所述运算放大器还包括偏置端，接收偏置电流以供其工作，所述第一电压调节器的PMOS晶体管的漏极电压为所述工作电压，所述第二电压调节器的PMOS晶体管的漏极电压为所述待机电压；

所述预设时间为0.5ns至5ns。

2.根据权利要求1所述的电压供应电路，其特征在于，所述第二电压调节器中的运算放大器的偏置电流小于所述第一电压调节器中的运算放大器的偏置电流。

3.根据权利要求1所述的电压供应电路，其特征在于，所述存储单元由使能信号控制，在所述使能信号有效时工作，在所述使能信号无效时停止工作，所述使能信号同时输入至所述第一电压调节器，控制所述第一电压调节器在所述使能信号有效时工作，在所述使能信号无效时停止工作。

4.根据权利要求3所述的电压供应电路，其特征在于，所述控制单元包括多路选择器和延迟单元，所述延迟单元将所述使能信号延迟所述预设时间后生成延迟使能信号，所述多路选择器包括第一输入端、第二输入端、输出端和控制端，所述第一输入端和第二输入端分别接收所述工作电压和待机电压，所述控制端接收所述延迟使能信号，在所述存储单元开始工作的预设时间后控制所述第一输入端和输出端连通，否则控制所述第二输入端和输出端连通。

5.根据权利要求1所述的电压供应电路，其特征在于，所述待机电压的电压值在所述工作电压的±0.1V范围内。

6.根据权利要求1所述的电压供应电路，其特征在于，所述预设时间大于或等于所述第一电压调节器的延迟时间，所述延迟时间为所述第一电压调节器开始工作至其产生的工作电压稳定至有效电平的时间。

7.根据权利要求1所述的电压供应电路，其特征在于，所述存储单元为非挥发性存储器件。