CN101354923B - 电压转换器电路和具有该电路的快闪存储器件 - Google Patents

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Abstract

公开了电压转换器电路和具有该电路的快闪存储器件。电压转换电路包括：基准电压生成单元，用于生成基准电压，该基准电压具有均匀的电平，而与随工作模式改变的输入电压的电平无关；以及驱动器单元，用于根据控制信号、利用由基准电压生成单元输出的基准电压来生成和输出运行电压(actiVe voltage)或待命电压(standby voltage)。

Description

电压转换器电路和具有该电路的快闪存储器件
相关申请的交叉引用
本申请基于2007年7月25日提交的序列号为2007-74556的韩国申请，并要求其优先权，其公开的全部内容通过引用结合于此。
技术领域
本发明涉及一种快闪存储器件，更具体地，涉及一种电压转换器电路，其用于将工作电压提供给电路面积被减少的快闪存储器件。
背景技术
最近，随着对移动设备(如摄录一体机、数码照相机、蜂窝电话、MP3(MPEG-1层三)播放器等)的需求的增加，人们努力改善移动设备的工作性能。
因为移动设备本身的移动性是非常重要的，所以移动设备被制作成便携的，且因而通过电池等来给它们供电。因此，为了改善移动设备的便携性，趋向于将它们设计得更轻并且消耗更少的功率，以便延长它们的工作时间段。由移动设备提供的外部电压(VCC)被输入到快闪存储器件中，所述存储器件具有降压转换器(VDC)和快闪存储芯片。VDC降低外部电压(VCC)，并将其转换为适于操作快闪存储芯片的电压。
图1A示出快闪存储器件的框图。
参考图1A，快闪存储器100包括降压转换器(VDC)110，用于降低从外部源(例如移动电话)输入的外部电压VCC。降低的电压被提供给快闪存储芯片130，用于其操作。
图1B是图1A的VDC 110的框图。
参考图1B，降压转换器110包括：基准电压生成单元111，其利用外部电压VCC来输出基准电压，该基准电压具有大体上恒定的电平；以及驱动器单元112，其利用由基准电压生成单元111输出的基准电压、根据工作模式来提供电压。
由基准电压生成单元111输出的基准电压大体上恒定，而不受外部电压VCC变化的影响。驱动器单元112利用由基准电压生成单元111输出的基准电压来生成并输出用于操作快闪存储芯片的电压。
为了输出恒定电平(或均匀电平)的基准电压，基准电压生成单元111被设计成针对工艺、电压和温度(Process，Voltage and Temperature，PVT)保证稳定性。
图1C示出更详细的基准电压生成单元111和驱动器单元112的电路图。基准电压生成单元111包括：运行(active)基准电压生成单元114，其用于提供运行模式(active mode)的运行基准电压；以及待命(standby)基准电压生成单元115，其用于提供待命模式(standby mode)的待命基准电压。运行基准电压生成单元114包括第一比较器COM1和电压驱动器113。
驱动器单元112包括：运行电压提供单元116，其用于根据由运行基准电压生成单元114所提供的运行基准电压VINT_REF来输出电压VDC；以及待命电压提供单元117，其用于在待命模式期间使用由待命基准电压生成单元115输出的待命基准电压STBY_REF来输出电压VDC。运行电压提供单元116包括第二比较器COM2、PMOS晶体管P以及第一和第二二极管D1和D2。
由快闪存储芯片提供的基底电压(background voltage)VBG被输入到运行基准电压生成单元114的第一比较器COM1的反相端子(-)。从电压驱动器113输入的反馈电压Vfb被输入到第一比较器COM1的非反相端子(+)。第一比较器COM1基于输入电压的差来输出控制电压VREG。控制电压VREG输入到电压驱动器113。
电压驱动器113接收由第一比较器COM1提供的控制电压VREG，并且输出运行模式所需要的运行基准电压VINT_REF。在这种情况下，电压驱动器113将运行基准电压作为反馈电压Vfb输出到第一比较器COM1以输出控制电压VREG，以便输出均匀的基准电压。
测试位解码器118提供测试位，用于基于快闪存储器件100的特性和外围环境对输出到基准电压驱动器113的基准电压进行控制。
待命基准电压生成单元115根据用于启动快闪存储器件100的操作的上电复位(Power On Reset，POR)信号而开始工作，并且输出在待命模式中提供的待命基准电压STBY_REF。在这种情况下，待命模式指的是电源接通而芯片在实质操作开始前等待操作的状态。待命基准电压生成单元115包括与运行基准电压生成单元114的那些电路类似的电路。因为运行模式和待命模式所需要的电压量值是彼此不同的，所以针对所述模式的规范(specification)是不同的，从而使用具有不同特性的器件来单独配置待命和运行基准电压生成单元。
即，待命基准电压生成单元115被设计成具有快速响应时间和低电流消耗的电路，如Widlar基准电路，而运行基准电压生成单元114被设计成受PVT环境(而不是电流消耗)的影响较小的电路。
快闪存储器件100在待命状态中需要小电流(例如大约10μA)，因为没有操作该器件。在运行状态中，消耗几百μA至几十mA的电流。在这种情况下，操作指的是在快闪存储器件上执行的操作，例如对快闪存储器件100中的数据进行编程、读取该数据等。
由运行基准电压生成单元114输出的运行基准电压VINT_REF被输入到运行电压提供单元116的第二比较器COM2的非反相端子(+)。在节点K2处的信号被输入到第二比较器COM2的反相端子(-)。
第二比较器COM2基于输入到反相和非反相端子的信号之间的电压差来输出控制信号。由第二比较器COM2输出的控制信号被输入到PMOS晶体管P的栅极。PMOS晶体管P耦合在电源电压和节点K1之间，并且根据输入到其栅极的控制信号的电压电平来输出电源电压。
在节点K1和地节点之间提供第一二极管D1和第二二极管D2，并且第一二极管D1和第二二极管D2在节点K2处彼此连接。节点K2耦合到第二比较器COM2的反相端子(-)。通过节点K1输出运行电压VDC。
在这种情况下，通过运行使能控制信号ENABLE_ACT来操作第二比较器COM2。当运行模式开始时，通过接收运行使能控制信号ENABLE_ACT来操作运行电压提供单元116，从而提供运行电压。
待命电压提供单元117包括与运行电压提供单元116的那些电路类似的电路，并且被配置成使用适合于依赖输出电压的量值的特性的器件。当接收到待命使能信号ENABLE_STBY时，待命电压提供单元117工作。
图1D是图1B的工作时序图。
下面描述图1B的VDC 110的操作。当运行使能控制信号ENABLE_ACT为低电平并且待命使能控制信号ENABLE_STBY为高电平时，待命电压提供单元117工作。
另外，当待命使能控制信号ENABLE_STBY为低电平并且运行使能控制信号ENABLE_ACT为高电平时，运行电压提供单元116工作。
如上所述，运行模式和待命模式所需要的电流的量值是彼此不同的，从而根据规范来提供不同的基准电压提供电路。因此，对运行基准电压生成单元114和待命基准电压生成单元115进行单独地配置，这需要使用更多的面积。
发明内容
本发明的目的是提供一种电压转换电路，其由用于生成基准电压的集成电路来配置，以便减小快闪存储器件的芯片尺寸。
为了达到上述目的，根据本发明一实施例的电压转换电路包括：基准电压生成单元，用于生成基准电压，该基准电压具有均匀的电平，而与输入电压的电平根据工作模式的改变无关；以及驱动器单元，其根据控制信号，利用由基准电压生成单元输出的基准电压来生成和输出运行电压或待命电压。
基准电压生成单元包括：第一基准电压生成单元，用于输出第一基准电压，该第一基准电压具有均匀的电平，而不受根据工作模式和外部温度而改变的电压电平的影响；以及第二基准电压生成单元，用于分割第一基准电压，并且输出经过分割的电压作为第二基准电压。
第一基准电压生成单元由上电复位(POR)信号来操作，并且将从外部输入的外部电压转换成具有预定的量值的第一电压，并输出该第一电压。
第一基准电压生成单元包括用于高电压的带隙晶体管(band-gaptransistor)。
第二基准电压生成单元包括：电压输出单元，用于根据第一基准电压和控制电压之间的电压差来输出具有均匀量值的第二基准电压；电压分割装置，用于基于预定的电阻比来分割第二基准电压，并且将经过分割的电压作为控制电压反馈到电压输出单元。
驱动器单元包括：运行电压提供单元，其根据控制信号的输入电平利用第二基准电压来输出用于运行操作的运行电压；以及待命电压提供单元，用于根据控制信号的输入电平利用第二基准电压来输出用于待命操作的待命电压。
当控制信号为第一电平时，输出由运行电压提供单元输出的运行电压，而当控制信号为第二电平时，输出由待命电压提供单元输出的待命电压。
另外，根据本发明的一种快闪存储器件包括：存储单元(memory cell)阵列，该存储单元阵列具有各自耦合到多个位线对(bit line pair)和多个字线(word line)的多个多电平单元；外围电路单元，用于对存储单元阵列中的数据进行编程或者读取在存储单元阵列中存储的数据；以及电压转换电路，用于将从外部输入的外部电压转换成一个电压，该电压具有均匀的电平，而与工作模式无关，以便生成基准电压，并且利用基准电压根据工作模式将电压提供给存储单元阵列和外围电路单元。
电压转换电路包括：基准电压生成单元，该基准电压生成单元包括第一基准电压生成单元和第二基准电压生成单元，所述第一基准电压生成单元用于输出第一基准电压，第一基准电压具有均匀的电平，而不受随工作模式和外部温度而改变的电压电平的影响，所述第二基准电压生成单元用于将第一基准电压分割并且输出经过分割的电压，作为操作所需要的第二基准电压；以及驱动器单元，其利用由基准电压生成单元输出的第二基准电压、根据工作模式来生成和输出不同的电压。
通过上电复位(POR)信号来操作第一基准电压生成单元，并且第一基准电压生成单元将从外部输入的外部电压转换为具有预定量值的第一电压并且输出该第一电压。
第一基准电压生成单元包括用于高电压的带隙晶体管。
第二基准电压生成单元包括：电压输出单元，其根据第一基准电压和控制电压之间的电压差来输出具有均匀量值的第二基准电压；以及电压分割装置，其基于预定的电阻比分割第二基准电压，并将经过分割的电压反馈到电压输出单元，作为控制电压。
驱动器单元包括：运行电压提供单元，其根据控制信号的输入电平利用第二基准电压来输出用于运行操作的运行电压；以及待命电压提供单元，其根据控制信号的输入电平利用第二基准电压输出用于待命操作的待命电压。
当控制信号为第一电平时，输出由运行电压提供单元输出的运行电压，而当控制信号为第二电平时，输出由待命电压提供单元输出的待命电压。
附图说明
图1A是示出提供快闪存储芯片的电压的结构的框图；
图1B是图1A的VDC的框图；
图1C是图1B的详细电路图；
图1D是图1B的操作时序图；
图2A是示出根据本发明一实施例的降压转换器(VDC)的结构的框图；
图2B是图2A的详细电路图；以及
图2C是图2A的操作时序图。
具体实施方式
下文将参考附图来详细描述本发明的具体实施例。然而，本发明不限于在此所提出的实施例，而是可以以不同的方式来实现。相反地，提供这些具体实施例仅仅是为了在此对本发明进行完整的描述，并向本领域技术人员完全地传达本发明的范围。
图2A是示出根据本发明一个实施例的降压转换器(VDC)的结构的框图。
参考图2A，根据本发明实施例的VDC 200包括基准电压生成单元210，其用于将外部电压VCC降低到基准电压REF。
驱动器单元230包括：运行电压提供单元231，用于提供运行模式所需要的运行电压；以及待命电压提供单元233，用于提供待命模式所需要的待命电压。基准电压生成单元210输出基准电压REF，基准电压REF是根据由测试位解码器250所输入的测试位、针对快闪存储器件的周围环境而优化的。
通过运行使能信号ACTIVE_ENV来使能运行电压提供单元231。运行电压提供单元231利用由基准电压生成单元210输出的基准电压REF来输出运行模式所需要的电压，以响应运行使能信号。当运行使能信号ACTIVE_ENV位于高电平时，运行电压提供单元231被使能。当运行使能信号ACTIVE_ENV位于低电平时，待命电压提供单元233被使能。因此，基于运行使能信号ACTIVE_ENV来输出(VDC)运行电压或待命电压。
待命电压提供单元233利用由基准电压生成单元210提供的基准电压REF来输出待命模式所需要的电压。
图2B是根据本发明一个实施例的基准电压生成单元210的电路图。基准电压生成单元210包括：基准电压电路(或第一电压生成单元)211，通过利用带隙CMOS晶体管，输出均匀电压BGOUT，而不受周围环境的影响；以及基准电压生成电路(或者第二电压生成单元)213，通过利用由基准电压电路211输出的电压BGOUT来输出具有均匀电平的基准电压REF，以便操作快闪存储器件。
基准电压电路211具有带隙CMOS晶体管，从而输出具有特定量值的电压BGOUT，而不受周围环境PVT的影响。基准电压生成电路213根据电路中所包括的电阻的比来分割由基准电压电路211输出的电压BGOUT，并将其作为基准电压REF输出。基准电压生成电路213缓冲基准电压电路211的输出电压BGOUT，并将其作为基准电压REF输出。
基准电压电路211包括第一至第三PMOS晶体管P1至P3、第一至第三CMOS晶体管C1至C3、第一至第三双极晶体管Q1至Q3以及第一和第二电阻器R1和R2。
基准电压生成电路213包括比较器COM以及第三和第四电阻器R3和R4。
基准电压电路211的第一PMOS晶体管P1耦合在电源电压和第二节点a2之间，而第二PMOS晶体管P2耦合在电源电压和第一节点a1之间。
第一和第二PMOS晶体管P1和P2的栅极共同耦合到第一节点a1。而且，第一CMOS晶体管C1耦合在第一节点a1和地节点之间，并且上电复位(POR)输入到第一CMOS晶体管C1的栅极。
第二CMOS晶体管C2耦合在第二节点a2和第三节点a3之间，而第三CMOS晶体管C3和第一电阻器R1在第一节点a1和第四节点a4之间彼此串联耦合。第二和第三CMOS晶体管C2和C3的栅极共同耦合到第二节点a2。
第一双极晶体管Q1耦合在第三节点a3和地电压之间，并且第一双极晶体管Q1的基极和集电极共同耦合到第三节点a3。另外，第二双极晶体管Q2耦合在第四节点a4和地电压之间，并且其基极和集电极共同耦合到第四节点a4。
第三晶体管PMOS晶体管P3耦合在电源电压和第五节点a5之间，并且第三PMOS晶体管P3的栅极耦合到第一节点a1。
第二电阻器R2是可变电阻器，其耦合在第五节点a5和第六节点a6之间，并且第三双极晶体管Q3耦合在第六节点a6和地电压之间。第三双极晶体管Q3的集电极和基极共同耦合到第六节点a6。
基准电压电路211被配置成：使得第一和第二PMOS晶体管P1和P2形成电流镜。另外，第二和第三CMOS晶体管C2和C3形成电流镜。
当给快闪存储器件供电并且在特定间隔内以高电平来施加POR信号时，快闪存储器件工作于待命模式，直到接收到操作命令为止。
通过最初以高电平施加的POR信号，第一CMOS晶体管C1被导通。因此，第一节点a1被耦合到地节点，从而变为低电平。而且当第一节点a1变为低电平时，第一和第二PMOS晶体管P1和P2被导通，从而将电源电压分别传送到第二节点a2和第一节点a1。在这种情况下，第三晶体管P3也被导通，从而将电源电压施加到第五节点a5。
当第一PMOS晶体管P1被导通时，第二节点a2变为高电平，并因此导通第二和第三CMOS晶体管C2和C3。而且，当第二PMOS晶体管P2被导通时，第一节点a1逐渐变为高电平。因此，第三PMOS晶体管P3逐渐关断，从而使施加到第五节点a5的电压降低。
当第三CMOS晶体管C3导通时，施加到第一节点a2的电压通过第一电阻器R1和第二双极晶体管Q2流到地，从而再次具有低电平。当该电压为低电平时，第二PMOS晶体管P2和第三PMOS晶体管P3被导通，并且逐渐被关断。因此，具有均匀电平的电压BGOUT在特定间隔之后被施加到第五节点a5。
在如上配置的基准电压电路211中，第一至第三CMOS晶体管C1至C3是带隙晶体管，其配置成处理高电压，从而在运行模式和待命模式中都稳定地工作。而且，通过利用第一至第三双极晶体管Q1至Q3，改善了温度特性，从而输出均匀电压BGOUT，而不受周围环境的影响。即，电压BGOUT大体上恒定，且不受周围环境的明显影响。
第五节点a5的电压BGOUT输入到基准电压生成电路213。
基准电压生成电路213的比较器COM基于对输入到反相端子(-)的电压BGOUT与输入到非反相端子(+)的第八节点a8的电压的比较的结果来输出基准电压REF。
第三电阻器R3和第四电阻器R4在第七节点a7和地节点之间彼此串联耦合。根据第三和第四电阻器R3和R4的电阻比来分割第七节点a7处的电压。经过分割的电压被输入到比较器COM的非反相端子。
因此，根据第三和第四电阻器的电阻比以及电压BGOUT，在第七节点处输出具有均匀电平的基准电压。
下面描述根据本发明实施例的基准电压生成单元210的上述操作的时序图。
图2C是图2A的操作时序图。
参考图2C，第五节点a5处的电压BGOUT保持均匀电平，并且根据POR信号将第五节点a5处的电压BGOUT输出，从而可以知道基准电压REF保持在均匀电平并被输出。这样，不管是待命模式还是运行模式，都可均匀地保持基准电压REF的电压电平。
因此，不管工作模式如何，具有包括根据本发明实施例的基准电压生成单元210的VDC的快闪存储器件通过利用由一个基准电压生成单元210所提供的基准电压来工作，从而减小基准电压生成单元210所占据的面积，由此在小型化方面具有优势。
虽然参考优选实施例描述了本发明，但是并非意欲将本发明限制于此。本领域技术人员仍然可以做出各种改变和修改而不背离本发明的范围和精神。

Claims (13)

1.一种电压转换电路，包括：
基准电压生成单元，用于生成基准电压，该基准电压具有均匀的电平，而与根据工作模式的输入电压的电平的改变无关，其中所述基准电压生成单元包括：
第一电压生成单元，用于输出第一基准电压，该第一基准电压具有均匀的电平，而不受根据工作模式和外部温度变化的电压电平的改变的影响，其中所述第一电压生成单元通过上电复位信号来操作，并且将从外部源输入的电压转换成具有预定量值的第一电压，且输出所述第一电压；以及
第二电压生成单元，用于分割第一基准电压，并且输出经过分割的电压，作为第二基准电压；以及
驱动器单元，用于根据控制信号、通过利用由所述基准电压生成单元输出的基准电压来生成和输出运行电压或待命电压。
2.根据权利要求1所述的电压转换电路，其中所述第一电压生成单元包括用于高电压的带隙晶体管。
3.根据权利要求1所述的电压转换电路，其中所述第二电压生成单元包括：
电压输出单元，用于根据所述第一基准电压和所述控制信号之间的电压差来输出具有均匀的量值的第二基准电压；以及
电压分割单元，用于基于预定比率来分割所述第二基准电压，并将经过分割的电压反馈到所述电压输出单元，作为所述控制信号。
4.根据权利要求1所述的电压转换电路，其中驱动器单元包括：
运行电压提供单元，用于根据所述控制信号的输入电平、通过利用所述第二基准电压来输出用于运行操作的运行电压；以及
待命电压提供单元，用于根据所述控制信号的输入电平、通过利用所述第二基准电压来输出用于待命操作的待命电压。
5.根据权利要求4所述的电压转换电路，其中当所述控制信号为第一电平时，输出运行电压，而当所述控制信号为第二电平时，输出待命电压。
6.一种快闪存储器件，包括：
存储单元阵列，该存储单元阵列具有多个多电平单元；
外围电路单元，用于对所述存储单元阵列中的数据进行编程，或者读取所述存储单元阵列中存储的数据；以及
电压转换电路，用于在将从所述快闪存储器件外的外部源输入的电压转换成无论工作模式如何均具有均匀的电平的电压，以生成基准电压，并且通过利用所述基准电压将根据工作模式的电压提供给所述存储单元阵列和所述外围电路单元，
其中所述电压转换电路包括：
基准电压生成单元，包括第一电压生成单元和第二电压生成单元，所述第一电压生成单元输出第一基准电压，该第一基准电压具有均匀的电平，而与根据工作模式和外部温度的外部电压的变化无关，所述第二电压生成单元用于分割所述第一基准电压，且将经过分割的电压输出，作为操作所需要的第二基准电压；以及
驱动器单元，其通过利用由所述基准电压生成单元输出的第二基准电压、根据工作模式来生成和输出不同的电压。
7.根据权利要求6所述的快闪存储器件，其中，所述第一电压生成单元通过上电复位信号来操作，并且将外部电压转换成具有预定量值的第一电压，且输出所述第一电压。
8.根据权利要求6所述的快闪存储器件，其中所述第一电压生成单元包括用于高电压的带隙晶体管。
9.根据权利要求6所述的快闪存储器件，其中所述第二电压生成单元包括：
电压输出单元，用于根据所述第一基准电压和控制信号之间的电压差来输出具有均匀的量值的第二基准电压；
电压分割单元，基于预定比率来分割所述第二基准电压，并且将经过分割的电压反馈到所述电压输出单元，作为所述控制信号。
10.根据权利要求6所述的快闪存储器件，其中所述驱动器单元包括：
运行电压提供单元，用于根据控制信号的输入电平、通过利用所述第二基准电压来输出用于运行操作的运行电压；以及
待命电压提供单元，用于根据控制信号的输入电平、通过利用所述第二基准电压来输出用于待命操作的待命电压。
11.根据权利要求10所述的快闪存储器件，其中当所述控制信号为第一电平时，由所述电压转换电路输出所述运行电压，而当所述控制信号为第二电平时，由所述电压转换电路输出所述待命电压。
12.一种快闪存储器件，包括：
快闪存储芯片，具有配置成存储数据的存储单元阵列和配置成将数据编程到所述存储单元阵列中或从所述存储单元阵列中读取数据的外围电路单元；以及
单个基准电压生成单元，其配置成根据测试位输入来输出基准电压；
运行电压提供单元，其配置成接收所述基准电压和使能信号，所述运行电压提供单元配置成在运行状态期间输出运行电压；以及
待命电压提供单元，其配置成接收所述基准电压和使能信号，所述待命电压提供单元配置成在待命状态期间输出待命电压，
其中所述运行电压和待命电压被施加到所述快闪存储芯片。
13.根据权利要求12所述的快闪存储器件，其中所述运行电压提供单元的使能信号和所述待命电压提供单元的使能信号是相同的使能信号，其中当所述使能信号处于第一状态时，所述运行电压提供单元被使能，而当所述使能信号处于第二状态时，所述待命电压提供单元被使能。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8174308B2 (en) * 2009-11-02 2012-05-08 Nanya Technology Corp. DC slope generator
CN101814829B (zh) * 2010-04-22 2015-09-16 上海华虹宏力半导体制造有限公司 电荷泵电路的参考电压产生电路及电荷泵电路
CN102237138B (zh) * 2010-04-30 2016-04-13 上海华虹宏力半导体制造有限公司 电压供应电路
US8581560B2 (en) * 2010-07-01 2013-11-12 Elite Semiconductor Memory Technology Inc. Voltage regulator circuit for generating a supply voltage in different modes
CN103811056B (zh) * 2012-11-08 2016-08-31 中芯国际集成电路制造(上海)有限公司 非易失性存储器的钳位电路
JP6242274B2 (ja) * 2014-04-14 2017-12-06 ルネサスエレクトロニクス株式会社 バンドギャップリファレンス回路及びそれを備えた半導体装置
US9520163B2 (en) * 2015-03-19 2016-12-13 SK Hynix Inc. Regulator circuit and semiconductor memory apparatus having the same
TWI602058B (zh) * 2016-09-08 2017-10-11 宜鼎國際股份有限公司 具備實體銷毀功能之快閃記憶體裝置
US10401942B2 (en) * 2017-02-22 2019-09-03 Ambiq Micro Inc. Reference voltage sub-system allowing fast power up from extended periods of ultra-low power standby mode
JP6592126B2 (ja) * 2018-02-09 2019-10-16 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． ビット線電源供給装置
CN110875733A (zh) * 2018-09-03 2020-03-10 雅特力科技(重庆)有限公司 上电复位信号产生器以及相关的电子装置
CN109599142A (zh) * 2018-12-30 2019-04-09 珠海博雅科技有限公司 一种适应宽电压供电的存储电路、工作方法及存储介质
CN112599175B (zh) * 2019-10-02 2023-11-21 慧荣科技股份有限公司 在记忆装置中进行自动电源控制的方法及设备
KR20210139064A (ko) * 2020-05-13 2021-11-22 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
KR20220101356A (ko) * 2021-01-11 2022-07-19 에스케이하이닉스 주식회사 내부전압 생성회로 및 이를 포함하는 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6477090B2 (en) * 2000-09-04 2002-11-05 Hitachi, Ltd. Semiconductor device, microcomputer and flash memory
CN1450562A (zh) * 2002-04-08 2003-10-22 旺宏电子股份有限公司 快闪存储器参考单元电流位阶的调整电路及方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10228769A (ja) * 1997-02-14 1998-08-25 Mitsubishi Electric Corp 半導体記憶装置
JP4274597B2 (ja) * 1998-05-29 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
KR100298584B1 (ko) * 1998-09-24 2001-10-27 윤종용 내부전원전압발생회로
US6661279B2 (en) * 2001-04-11 2003-12-09 Kabushiki Kaisha Toshiba Semiconductor integrated circuit which outputs first internal power supply voltage and second internal power supply voltage lower than first internal supply power voltage
KR100452319B1 (ko) * 2002-05-10 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 내부전원전압 발생회로 및내부전원전압 제어방법
KR100456597B1 (ko) * 2002-07-16 2004-11-09 삼성전자주식회사 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로
JP2004265484A (ja) * 2003-02-28 2004-09-24 Renesas Technology Corp 半導体記憶装置
KR100616199B1 (ko) * 2004-12-06 2006-08-25 주식회사 하이닉스반도체 반도체 메모리 장치의 전압 발생 제어회로 및 방법
KR100721197B1 (ko) * 2005-06-29 2007-05-23 주식회사 하이닉스반도체 반도체 장치의 내부전압 발생회로
KR100735010B1 (ko) * 2005-09-08 2007-07-03 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 전압 발생회로
KR100648295B1 (ko) * 2005-10-12 2006-11-23 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 전압 발생회로
KR100702766B1 (ko) * 2005-12-07 2007-04-03 주식회사 하이닉스반도체 안정적인 ｄｌｌ용 내부 전압을 생성하는 내부 전압발생기와 이를 포함하는 내부 클록 발생기 및 그 내부 전압발생 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6477090B2 (en) * 2000-09-04 2002-11-05 Hitachi, Ltd. Semiconductor device, microcomputer and flash memory
CN1450562A (zh) * 2002-04-08 2003-10-22 旺宏电子股份有限公司 快闪存储器参考单元电流位阶的调整电路及方法

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